核心观点 - 硅电容并非MLCC的完全替代品，而是在AI伺服器电源完整性架构中形成分层互补的双轨关系[2][11] - 随着AI芯片功耗向千瓦级迈进，传统MLCC因寄生电感较高，难以单独满足高阶芯片对极近距离、高频率、极速响应的供电需求，硅电容成为先进封装供电架构的关键[2][5] 硅电容崛起背景 - AI加速器（GPU、ASIC）运作电压极低（约0.7至1.2V），纳秒级高速运算切换中电流产生剧烈瞬态跳动，需在芯片周围配置海量去耦电容作为瞬间供电的微型蓄水池[4] - 电容距离芯片越远，电流传输路径越长，寄生电感（ESL）越大，拖慢供电响应速度[5] - 新世代AI芯片如NVIDIA Rubin，热设计功耗（TDP）朝千瓦等级迈进，CoWoS-L、CoWoS-R与Chiplet等先进封装内部空间被多颗GPU裸晶与HBM严重挤压[5] - 传统离散式MLCC在封装内部的尺寸、厚度与机械/电气整合限制，使其难以像硅电容一样高度客制化地嵌入裸晶附近[5] 硅电容定义与特性 - 硅电容利用半导体晶圆制程，在硅晶圆上透过光刻、蚀刻等技术制造，厚度可低至0.1毫米以下，具备极佳高频与稳压特性[6] - 硅电容能直接贴合在GPU或CPU旁边，甚至整合进封装基板内，为高阶运算提供快速、稳定的瞬间电流[6] - 硅电容在温度与电压变化下相对稳定、无压电噪音，且具备极低的高频损耗，能薄到直接做成中介层（Interposer）[7] 硅电容与MLCC差异 - MLCC将极薄陶瓷片印上金属电极层层叠加放大面积，但存在DC Bias特性差、压电噪音、易脆裂、GHz以上高频损耗大等物理极限[7] - 硅电容采用半导体制程，在硅晶圆上向下打出深沟或向上堆叠增加表面积，用原子层沉积（ALD）长出纳米级薄膜，将极板距离压到极限[7] - MLCC成本低、供应链成熟、容量涵盖范围广，依然是系统级与板端电源稳定主力元件[11] - 以NVIDIA架构为例，从GB200到下一代Rubin世代，因功耗翻倍，单板MLCC用量预估从约6,500颗暴增至近12,000颗[11] - 硅电容专注于MLCC难以涵盖的高阶增量市场，定位为封装级与近芯片的电源完整性补充元件[11] 两大技术路线 - 深沟槽（Deep Trench）技术：利用半导体蚀刻技术在硅晶圆表面垂直向下蚀刻高深宽比沟槽，再沉积介电质与电极，挑战在于维持极高深宽比下的蚀刻均匀性[8] - 堆叠式（Stacking）技术：透过重复沉积导体与介电质薄膜形成水平堆叠电容结构，挑战在于薄膜堆叠层数增加后的应力控制与良率[9] - 深沟槽代表厂商：台积电、力积电、华邦电[10] - 堆叠式代表厂商：爱普、三星[10] 硅电容发展限制 - 最大容量受限：硅电容使用的二氧化硅（SiO₂）介电常数仅约3.9，远低于陶瓷的1,000以上，目前容量多落在nF到μF等级[13] - 耐压天花板较低：面对工业动力或车用800V等高压系统，目前较难直接应用[13] - 成本结构高昂：硅电容需使用半导体晶圆厂产能，光罩与设备折旧远高于传统陶瓷产线，单颗成本与MLCC有显著落差[13] 产业展望与市场进展 - 业界预估2027年将是关键节点[13] - 2026年5月，全球MLCC大厂三星电机（SEMCO）签下约10亿美元的硅电容长约，交期涵盖2027至2028年，显示供应链已开始为先进封装的长期需求提前绑定产能[13] - AI芯片功耗上升仅是第一波动能，未来硅光子（CPO）、800G高阶网通交换器、边缘运算（Edge AIPC/手机）都将成为硅电容潜在舞台[14] - 后续各厂商在产能开出进度、良率提升状况、高阶客户验证进展，以及跨界结盟的商业模式落实，是评估企业竞争力与市场风向的四大关键观察指标[14]