技术发展趋势 - PCIe技术持续高速发展，传输速率从112Gbps提升至224Gbps并逐渐成熟，未来448Gbps高速链路将落地应用[1] - 伴随速率大幅提升，高速信号完整性问题日益突出，信号反射、串扰及通道损耗等因素使设计和验证面临前所未有的挑战[1] TDR测试的重要性与应用 - TDR测试作为重要测量手段，对传输线阻抗控制及信号路径问题定位至关重要，能够直观反映传输线阻抗特性并帮助工程师快速识别故障点[1] - 传统TDR测试使用阶跃信号源和示波器，目前流行使用矢量网络分析仪进行TDR测量[2] - 实际测试中观察到阻抗曲线随横轴时间增加而逐渐增大的现象，从0.11 ns到3.45 ns阻抗上升约7欧姆，单端和差分测试均会出现此现象[2][4] 阻抗上飘现象的理论分析 - 无耗传输线特征阻抗在频域上为常数，时域上不会随时间变化，不会出现上飘现象[8][9] - 有损耗传输线特征阻抗受导体电阻R影响，主要由直流电阻和与趋肤效应有关的交流电阻组成[10][11] - 通过数学推导得到时域阻抗公式，显示阻抗从t=0时刻开始随时间单调上升，曲线为线性曲线和平方根曲线的叠加[14][15] 实验验证与工程实践 - 实际PCB差分线测试显示单端阻抗上升3.6欧姆和3.3欧姆，差分阻抗上升7.1和7.2欧姆，与计算的直流电阻值单端2.7欧姆、差分5.4欧姆相近[18][23] - Open联盟千兆以太网测试规范附录B中规定可使用"slope"对TDR阻抗测试结果进行修正[25] - 最终确认TDR阻抗测试中阻抗随时间增大现象由传输线导体电阻引起，导体电阻越大阻抗上飘斜率越大[26]