财务数据和关键指标变化 - 2019年2月，公司来自中国的业务占比为50%，到2023年初降至30%，目前交易创造方面接近高个位数百分比，收入集中度从2023年下半年的30%开始下降，预计到2026年年中稳定在高个位数百分比 [66][67][70] - 公司整体营收保持20%左右的增长，主要得益于其他地区的增长超过了中国业务的下滑 [68][69] - 公司有大约9000万美元的剩余履约义务，即递延收入，这是收入增长的领先指标 [83] - 公司预计到2026年实现平均交易规模达到100万美元 [79] - 公司预计在2026年年中实现递延收入与运营成本和收入成本相匹配，从而走向盈利 [85] 各条业务线数据和关键指标变化 - 公司的网络芯片（NOC）业务是系统级芯片或复杂集成电路的关键组成部分，随着芯片设计复杂度的增加，该业务需求增长 [5] - 公司的SOC集成自动化软件（SIA）业务通过两次收购获得领先地位，一旦被采用就很难替代 [6] 各个市场数据和关键指标变化 - 目前约25%的市场采用商业解决方案，未来十年有望上升至75% - 90% [21][22] - 公司来自中国的业务占比逐渐下降，美国、日本和韩国等地区的业务增长较快 [67][69] 公司战略和发展方向和行业竞争 - 公司专注于芯片内部的连接和通信，随着芯片设计复杂度的增加，公司将受益于市场对复杂互连的需求增长 [5][7] - 公司推出的FlexGen产品解决了行业缺乏专业人才和成本高的问题，有助于推动市场向商业解决方案的转变 [29][30] - 公司认为未来的主要趋势包括基于AI的自主系统的爆炸式增长、硅光子学的应用、太空应用的发展以及生物学与电子学的结合 [40][41] - 行业竞争方面，公司是仅次于ARM的最大参与者，ARM目前更专注于自己的芯片 [12] 管理层对经营环境和未来前景的评论 - 芯片设计复杂度的增加是公司的机遇，因为更多公司将依赖复杂互连，而商业解决方案比内部解决方案更高效和有效 [13][14] - 向芯片小核架构的转变是解决芯片复杂度的有效方案，目前在数据中心、高性能计算、汽车等领域开始应用 [16][38][39] - 公司认为AI的应用将带来更多机遇，但也需要谨慎使用，因为AI技术目前还不够成熟，可能会导致数据泄露和设计信息公开等风险 [48][49][56] - 公司认为未来的主要挑战包括缺乏专业人才和成本控制，但公司通过推出新功能和自动化来应对这些挑战 [23][53][54] 其他重要信息 - 公司在网络芯片（NOC）和SOC集成自动化软件（SIA）领域具有领先地位，其产品具有高效、低功耗和低发热等特点 [5][6] - 公司的收入模式是递延收入，即签订合同后将交易价值计入资产负债表，然后在设计期限内摊销到收入中，通常设计期限约为三年 [83] 总结问答环节所有的提问和回答 问题: 与四五年前相比，SOC设计过程中哪些方面变得更加复杂？ - 随着芯片功能块数量的增加，从过去的不到10个增加到现在的超过500个，芯片设计变得更加复杂，需要更复杂的互连解决方案 [8][10] 问题: 什么是芯片小核，为什么会向芯片小核架构转变？ - 芯片小核是解决芯片复杂度的一种方案，随着芯片功能需求的增加，单个芯片难以实现所有功能，因此将大芯片拆分为多个小芯片，通过互连实现通信 [16] 问题: 从内部采购向外部采购的转变情况如何，是否会加速？ - 目前约25%的市场采用商业解决方案，未来十年有望上升至75% - 90%，主要驱动因素包括缺乏专业人才和成本控制 [21][22][28] 问题: 哪些终端市场会采用芯片小核架构？ - 目前在数据中心、高性能计算、汽车、存储、AI推理和训练等领域开始应用芯片小核架构 [38][39] 问题: 未来五到十年，除了AI和芯片小核，还有哪些重大变革？ - 未来的主要趋势包括基于AI的自主系统的爆炸式增长、硅光子学的应用、太空应用的发展以及生物学与电子学的结合 [40][41] 问题: 公司是否将AI和机器学习应用于系统IP设计，有哪些负面影响？ - 公司正在探索将AI应用于系统IP设计，包括基于AI的分析和验证，但需要谨慎使用，因为AI技术目前还不够成熟，可能会导致数据泄露和设计信息公开等风险 [48][49][56] 问题: AI芯片设计的成本如何？ - AI芯片设计成本较高，例如一个大型智能手机平台或高级驾驶辅助系统（ADAS）平台的设计成本可能达到3亿美元 [52] 问题: 公司来自中国的业务占比如何，美国与中国的贸易紧张局势对公司有何影响？ - 公司来自中国的业务占比逐渐下降，目前约为25%，预计到2026年年中稳定在高个位数百分比，贸易紧张局势对公司有间接影响，但其他地区的增长超过了中国业务的下滑 [67][69][70] 问题: 公司的平均交易规模如何，是否有更多高价设计项目？ - 公司的平均交易规模持续增长，预计到2026年达到100万美元，主要原因是设计复杂度增加和系统IP使用增加 [79] 问题: 公司的收入模式和定价趋势如何，何时实现非GAAP盈利？ - 公司的收入模式是递延收入，路径到盈利的关键是递延收入和剩余履约义务（RPO）的摊销速度，预计在2026年年中实现盈利 [83][84][85]

业绩总结 - 2025年第一季度，MINISO的总收入为4,427百万人民币，同比增长18.9%[11] - 2025年第一季度，MINISO的毛利润为1,958百万人民币，同比增长21.1%，毛利率为44.2%[9] - 2025年第一季度，调整后的净利润为587百万人民币，调整后的净利润率为13.3%[9] - 2025年第一季度，调整后EBITDA为23.4%[9] 用户数据 - 2025年第一季度，MINISO在中国大陆的收入为2,494百万人民币，同比增长9.1%[11] - 2025年第一季度，MINISO的在线业务收入为220百万人民币，同比增长32.7%[11] - 2025年第一季度，MINISO品牌在海外市场的收入占总收入的36%，较2024年第一季度的33%上升3个百分点[45] - 2025年第一季度，MINISO的海外收入为1,592百万人民币，同比增长30.3%[11] 市场扩张 - 截至2025年3月31日，MINISO全球门店总数达到7,768家，同比增长16.5%[9] - 2025年3月31日，MINISO在中国大陆的总门店数为4,275家，同比增长241家，增幅为6%[47] - 2025年3月31日，MINISO海外总门店数为3,213家，同比增长617家，增幅为23.8%[48] 新产品和新技术研发 - 2025年第一季度，TOP TOY品牌的收入为340百万人民币，同比增长58.9%[11] - 2025年第一季度，TOP TOY的收入为340百万人民币，同比增长58.9%[49] 费用和支出 - 2025年第一季度，MINISO中国大陆的总费用为1,238百万人民币，同比增长44.6%[57] - 2025年第一季度，MINISO中国大陆的员工薪酬和福利支出为437百万人民币，同比增长46.4%[57] - 2025年第一季度，MINISO中国大陆的直营店收入增长85.5%[57] 股东回报 - 2025年迄今为止，MINISO已向股东返还约986.9百万人民币[64] 毛利率 - 2025年第一季度，MINISO中国大陆的毛利率（GPM）为44.2%，创下新高[54] - 2024年第一季度，MINISO中国大陆的毛利率为39.3%[54]

文章核心观点 Synopsys与台积电密切合作，为台积电最先进的工艺和先进封装技术提供强大的EDA和IP解决方案，加速AI芯片设计和3D多芯片设计创新，助力半导体行业加快埃米级设计的创新步伐 [2][3] 合作内容 埃米级工艺设计支持 - Synopsys的模拟和数字流程在台积电A16™和N2P工艺上获得认证，可优化结果质量并加速模拟设计迁移，增强的基于模式的引脚访问方法可提供有竞争力的面积结果，Fusion Compiler增强功能可提升性能 [4] - 双方就台积电A14工艺的Synopsys EDA流程展开早期合作，IC Validator™签核物理验证解决方案在A16™和N2P工艺获得认证，其大容量弹性架构可处理N2P静电放电验证 [5][6] 3D集成推动 - Synopsys和台积电使3DIC Compiler支持台积电CoWoS®技术，用于5.5倍光罩尺寸的封装，支持3Dblox并提供单一环境用于分析驱动的可行性探索等，集成多物理分析和签核解决方案 [7] IP解决方案提供 - Synopsys为台积电N2/N2P工艺提供一流的接口和基础IP解决方案，可实现高性能低功耗，其完整的硅验证IP解决方案涵盖多种领先标准，降低集成风险 [8] - Synopsys扩展IP解决方案组合，包括基于标准的UALink和Ultra Ethernet IP，其224G PHY IP展示了广泛的生态系统互操作性 [9] 双方表态 - Synopsys高级副总裁表示双方提供针对最先进工艺技术优化的关键EDA和IP解决方案，推动工程师突破技术界限 [3] - 台积电高级总监称与Synopsys紧密合作对为共同客户提供认证流程和高质量IP至关重要 [3] 额外信息 - Synopsys在圣克拉拉的台积电技术研讨会论坛展位408进行多次演示 [10] - Synopsys为半导体和系统客户提供从电子设计自动化到硅IP等全面的设计解决方案 [11]

LaMPlace团队 投稿 量子位 | 公众号 QbitAI 用AI指导芯片设计，中科大王杰教授团队、华为诺亚实验室、天津大学提出全新芯片宏单元布局优化方法 LaMPlace ！ 以前芯片设计可能是先放好再看效果，现在 LaMPlace 能在"放"的时候就考虑最终性能 ，比如电路运行速度怎么样（WNS、TNS这些指 标），这样能省掉后面很多麻烦，让整个设计流程更快、更高效。 这为推进国产EDA工具的智能化、提速设计流程提供助力，也推动了芯片设计行业的"提前优化"趋势。 该论文已入选ICLR 2025 Oral。 从"可优化"到"该优化"的EDA目标迁移 在现代芯片设计流程中， 宏单元布局（Macro Placement） 是逻辑综合之后首个面向物理设计的关键环节。它决定了大块 IP（如存储器、 接口、硬核模块）在芯片平面上的空间位置，对后续的标准单元布局、时钟树综合（CTS）、布线等环节具有重要影响，从而决定芯片的 时 序性能、功耗与面积（PPA） 表现。其中 Worst Negative Slack（WNS）与 Total Negative Slack（TNS）这类跨阶段物理指标，是衡量 设计是否满足时序收 ...