3D NAND闪存技术发展背景与核心作用 - NAND闪存是一种非易失性存储器，自20世纪80年代末引入以来，已广泛应用于从智能手机到数据中心的各个电子领域，并成为大多数可移动和便携式存储设备（如SD卡和U盘）的基础 [1] - 近年来，3D NAND技术在人工智能发展中扮演重要角色，为训练AI模型所需的大量数据提供了高效的存储方案 [1] - 行业通过增加每个芯片的存储单元层数和每个单元的存储比特数（商用产品最高可达四比特）来提高存储密度，并经历了从浮栅晶体管向电荷陷阱单元的转变，后者因制造尺寸更小且能降低单元间静电耦合，为更高密度铺平了道路 [1] 3D NAND的基本架构与工作原理 - 全环栅（GAA）架构已广泛应用于3D NAND闪存，是该领域高密度数据存储的主力军；在此3D架构中，存储单元堆叠成垂直链，并通过水平字线进行寻址 [3] - 电荷陷阱单元是3D NAND中的基本存储器件，其结构类似于MOSFET，但在栅极氧化层内嵌入了一层薄薄的氮化硅（SiN），形成氧化物-氮化物-氧化物（ONO）堆叠 [3] - 当栅极施加正偏置电压时，沟道区的电子会隧穿氧化硅层并被捕获在氮化硅层中，从而改变晶体管的阈值电压，通过测量源极和漏极之间的电流即可判定存储单元的状态（"1"或"0"） [6] - GAA沟道的制造过程涉及导体和绝缘层的交替堆叠、向下钻孔形成圆柱形孔，以及在孔侧壁上交替沉积氧化硅和氮化硅层，最终形成被称为"通心粉沟道"的结构 [6] 下一代3D NAND的密度提升路径与挑战 - 行业计划将3D NAND闪存的层数从当前主流厂商推出的超过300层，预计到2030年进一步提升至1000层，相当于约100 Gbit/mm²的存储容量 [7] - 提升存储密度的主要方法包括增加每个单元的比特数、减小GAA单元的横向（xy）间距、提高存储阵列的面积效率，以及采用层叠技术（将闪存器件彼此堆叠，未来可能重复四次以创建更长的单元链） [9] - 为控制成本，行业正积极探索垂直或"z间距"缩放技术，以减小氧化层和字线层的厚度，从而在堆叠高度每增加一微米的情况下增加存储层数 [10] - 然而，z间距缩放若未经优化，会对存储单元的电性能产生负面影响，如导致阈值电压降低、亚阈值摆幅增大、数据保持能力下降，并增加编程/擦除电压及功耗，其根本原因在于单元间干扰和横向电荷迁移现象加剧 [11][12] 应对z间距缩放挑战的关键技术创新 - 在相邻字线之间集成气隙是解决单元间干扰的一种潜在方案，因其介电常数低于栅极间介质，可降低存储单元之间的静电耦合；imec提出了一种独特的集成方案，能够精确控制字线之间的气隙位置，并实现自对准 [13][17] - 测试结果表明，带有气隙的器件对相邻单元的干扰更不敏感（表现为阈值电压偏移更小），且其耐久性可达1000次编程/擦除循环，不影响内存运行 [17][19] - 电荷陷阱层分离（或称电荷陷阱切割）是另一项探索中的技术，仿真显示该技术可以增大存储单元的存储窗口，并防止捕获的电荷沿垂直方向横向迁移，从而有助于每个存储单元实现更多电平以存储更多位数 [20][23] - imec计划将电荷陷阱切割技术与气隙集成方案结合，为z间距缩放挑战提供完整解决方案，但目前面临对极深且狭窄的孔壁进行定向蚀刻和沉积的技术挑战 [23] 未来技术展望与发展趋势 - 随着传统电荷陷阱单元架构的收益开始放缓，存储器密度的提升可能在本十年末之前趋于平缓，因此研究人员正在探索更具创新性的单元架构以推动2030年后的发展路线图 [24] - 提出的未来方案包括重新构想整个布局，将存储单元的导电通道水平排列而非垂直排列，以及采用沟槽式架构连接电荷陷阱存储单元（而非圆形GAA几何结构），这有望大幅提高比特存储密度 [24] - 行业研发中的多项技术旨在逐步迈向100 Gb/mm²的数据存储密度目标，这一需求主要由云计算和人工智能应用驱动 [24]