行业投资评级 * 报告未明确给出行业投资评级 [1][2][3][4][5][6][7][8][9][10][11][12][14][15][16][17][18][19][20][22][23][27][28][29][30][31][32][33][34][35][36][37][38][39][40][41][42][43][44][45][46] 核心观点 * 先进封装已从配套环节升级为决定AI算力上限的关键变量，其演进方向明确为大尺寸、高HBM堆叠、高热流密度 [2] * 伴随CoWoS向超大尺寸迭代，行业核心矛盾已从产能约束转向热管理与翘曲控制，热-机械耦合成为规模化量产的核心制约 [3] * 碳化硅（SiC）凭借其高热导率、高刚性及与硅芯片匹配的热膨胀系数（CTE），成为破解上述瓶颈的关键材料，有望以热扩散层、热承载层等非核心层角色切入先进封装 [4] 根据相关目录分别总结 一、CoWoS 热管理问题凸显，SiC 衬底或为下一阶段方案 1.1 CoWoS 正在进入大尺寸、高 HBM、高热流密度阶段 * TSMC规划2026年推出5.5倍光罩尺寸过渡版本，2027年实现9.5倍光罩尺寸CoWoS规模化量产，单封装有效面积接近8,000mm² [2][11] * 9.5倍光罩尺寸CoWoS可支持4颗3D堆叠芯片系统、12层及以上HBM与多颗逻辑芯片的高密度集成，精准匹配AI大模型对内存容量与互联带宽的指数级需求 [2][11] * TSMC同步推出的SoW-X晶圆级系统集成方案，可实现40倍于当前CoWoS的计算能力，计划2027年同步量产 [2][14] * TSMC的技术路线与NVIDIA下一代AI芯片（如采用CoWoS-L封装的Rubin Ultra）规划高度印证，确立大尺寸、高带宽、高功耗密度为未来2-3年高端封装的核心竞争维度 [2][16] 1.2 CoWoS 的瓶颈正在从产能转向热管理+翘曲控制 * TSMC研发的110×110mm² CoWoS-R方案可集成4颗SoC与12颗HBM，但翘曲控制已成为紧迫挑战 [3][17] * 超大尺寸封装下，芯片、中介层与基板间热膨胀系数（CTE）失配加剧，易引发剧烈翘曲、开路、锡球破裂、层间分层等可靠性问题 [3][22] * 高端AI封装高度集成，单颗HBM或逻辑芯片损坏即可导致整颗报废，良率波动带来显著成本损失（例如，良率每下降1%对应数万美元级硬件成本损失） [3][22] * 行业竞争逻辑从性能指标比拼转向系统级解决方案竞争，热阻控制、翘曲抑制、组装良率成为新阶段关键“卡脖子”环节 [3][22][27] 1.3 SiC 具备材料优势，有望从热管理层切入 * 4H-SiC热导率达370-490 W/m·K，远高于传统硅中介层（约150 W/m·K）与有机RDL基板（约0.2-0.5 W/m·K） [4][28] * SiC的CTE（约4.0×10⁻⁶/K）与硅芯片（约2.6×10⁻⁶/K）高度匹配，且具有高杨氏模量（约400-450 GPa），能有效抑制翘曲形变、降低热应力 [28][30] * 在数千瓦级功耗、局部热点超150℃的应用场景中，SiC可作为热扩散层、热承载层或结构支撑层，构建低热阻、高刚性、CTE适配的功能梯度结构，提升装配良率与长期可靠性 [4][29] * SiC的导入位置预计在热界面材料周边的非核心层，而非替代现有的硅或有机主互连层，以充分发挥其材料优势并降低工艺适配难度 [30][33][34] 二、相关标的 * SiC衬底及设备相关公司包括：天岳先进、晶升股份、宇晶股份、扬杰科技、华润微、三安光电等 [5][35]