RISC-V CPU设计流程 - RISC-V是一款开源ISA，凭借持续创新和丰富资源获得全球关注[1] - 设计流程包括定义规格、设计架构、开发RTL、实现CPU及测试[1] - 采用RV32I作为基础ISA，包含37条32位基本整数指令[2] - 指令分为6类：R型、I型、S型、B型、U型、J型，简称"RISBUJ"[2][3][4] Pequeno CPU规格 - 命名为Pequeno RISC-V CPU，西班牙语意为"微小"[2] - 32位单核CPU，支持RV32I ISA，仅整数运算[9] - 采用经典五级RISC流水线：取指(IF)、解码(ID)、执行(EX)、内存访问(MEM)、写回(WB)[9][17] - 单发射设计，理论最大IPC为1[11] - 寄存器文件包含32个32位通用寄存器，x0为硬连线零寄存器[4][106] 流水线架构 - 五级流水线可实现每周期1条指令的吞吐量[18] - 流水线加速使时钟速度提升S倍（S为流水线级数）[19] - 需处理三种风险：结构性风险、控制风险、数据风险[31][32] - 结构性风险解决方案包括分离指令/数据存储路径、寄存器文件多端口设计[35] - 控制风险通过分支预测逻辑缓解，采用静态预测算法[40] - 数据风险通过操作数转发和流水线互锁技术解决[44][45][54] 微架构设计 取指单元(FU) - 包含PC生成逻辑和指令缓冲区[68][70] - 实现分支预测逻辑，预测规则：无条件跳转必执行，向后跳转执行，向前跳转不执行[72] - 接口包括指令存储器接口、DU接口和刷新接口[61][63][77] 解码单元(DU) - 负责指令解码和寄存器读取[87][88] - 解码信息包括操作码、寄存器地址、立即数和指令类型[93][94][96] - 与寄存器文件同步操作，共享停顿信号[99] 寄存器文件 - 32个32位寄存器，x0为硬连线零[106] - 双读单写端口设计，单周期访问[106][107] - 读取数据与解码单元输出同步送至执行单元[106] 设计工具 - 开发了PQR5ASM汇编器，支持RV32I指令集并扩展至50条指令[5][7] - 汇编器用Python实现，可用于验证指令编码[7]