文章核心观点 - 2026湾区半导体产业生态博览会将于10月14—16日在深圳会展中心（福田）举办，立足粤港澳大湾区，汇聚全球产业创新力量 [1] - 展会同期举办开幕式暨半导体产业发展峰会，集结院士专家与产业领军人物，通过科学进展发布、生态共建倡议、新品联合发布及主题演讲，共探技术演进方向，共商产业协同路径 [1] - 半导体产业每一步向前都需要长期投入与开放合作，湾芯展将推动跨领域交流、跨环节协作与跨地域合作，让科学探索与市场需求相互促进，让企业创新与生态建设同向而行 [44] 开幕式暨半导体产业发展峰会概况 - 时间：2026年10月14日14:00-16:30 [5] - 地点：深圳会展中心（福田）五楼梅花厅 [5] - 主办方致辞由深圳市半导体与集成电路产业联盟理事长、深圳市重大产业投资集团有限公司党委书记兼董事长戴军进行 [9] 议程安排 - 14:10-14:20：Chip 2025年度中国芯片科学十大进展发布，由Chip期刊主编、深圳大学/广东以色列理工学院、中国科学院院士毛军发发布 [10] - 14:20-14:30：半导体产业生态共建倡议书发布仪式，由行业领袖参与 [10] - 14:30-14:50：重磅新品联合发布，参与方包括华海清科股份有限公司、中电科电子装备集团有限公司、深圳平湖实验室、安徽长飞先进半导体股份有限公司、启云方科技有限公司、江苏微导纳米科技股份有限公司 [10][11][12] - 14:50-15:10：中国科学院院士、南京大学教授施毅演讲，题目为《凡是接口 皆是瓶颈——计算芯片能效与效能断层》 [13] - 15:10-15:30：中微公司资深副总裁丛海演讲，题目为《数码产业的发展推动半导体设备的平台化》 [13] - 15:30-15:50：华润微电子有限公司董事长何小龙演讲，题目为《能算·焕芯——功率半导体赋能AI与能源转型新时代》 [14] - 15:50-16:10：深圳市智慧城市科技发展集团有限公司总经理朱润酥演讲，题目为《深圳城市级AI基础设施建设与应用实践》 [15][16] - 16:10-16:30：安谋科技执行副总裁梁雅莉演讲，题目为《AI从数字世界走向物理世界，安谋科技以芯片IP构建全场景AI算力底座》 [16] 施毅演讲核心内容 - 人工智能推动算力需求指数级攀升，先进计算新架构展现出极致的能效提升，但在真实计算系统部署时普遍陷入"高能效、低效能"的悖论 [25] - 造成能效—效能断层的原因主要源于跨层级的数据互连与调度接口，物理互连的高昂能耗、软件工具链的性能折损以及刚性架构与多样任务的失配共同吞噬了架构红利 [25] - 提出解决该断层的关键突破口：从"以器件为中心"转向"全栈协同的系统优化"，通过先进封装、软件定义互连及动态可重构计算，将"接口"从系统瓶颈转化为高效流转的枢纽 [25] 华润微电子演讲核心内容 - 半导体是数字经济的核心基石，功率半导体是电能转换与管理体系的"心脏"，为AI算力、新能源、电动汽车等关键战略赛道提供底层硬核支撑 [32] - 全球半导体产业增速突破20%，其中功率半导体赛道未来五年市场规模有望实现三倍增长，成为产业增长的核心新引擎 [32] - 报告深度解读AI数据中心供电架构跃迁、2028年固态变压器（SST）商用拐点等关键行业洞察，全景分享硅基（Si）、碳化硅（SiC）、氮化镓（GaN）多技术路线协同并进的产业发展新趋势 [32] - 报告集中展示公司在智能传感、全场景系统方案、数字化先进制造领域的落地创新实践 [32] 华润微电子公司概况 - 华润微电子有限公司是中国领先的拥有芯片设计、掩模制造、晶圆制造、封装测试等全产业链IDM半导体企业 [33] - 公司于2020年在科创板上市，股票简称"华润微"，股票代码"688396" [33] - 公司产品聚焦于功率半导体、数模混合、智能传感器与智能控制等领域，矢志成为世界领先的功率半导体和智能传感器产品与方案供应商 [33] 安谋科技演讲核心内容 - AI正加速从数字世界走向物理世界，引发算力需求的爆发式增长、算力平台的重塑以及半导体产业增长引擎的全面重构 [41] - 安谋科技紧密连接Arm®全球生态，持续引入Arm在Cloud AI、Edge AI、Physical AI领域的前沿技术，同时深耕本土自研IP产品创新，为AI算力基础设施提供坚实底座 [41][42] 组团参会信息 - 组团参会分为5-25人成团、26-50人、51人以上三档 [18][19][20]

文章核心观点 - 微软面临全球最大的AI推理问题，即使使用最先进的GPU和XPU加速器，生成代币的成本仍然过高 [1] - 微软正全力推进Maia系列定制自主研发XPU加速器，旨在使GenAI推理运行更快且能进一步扩展，以处理更大代理工作负载 [1] - Maia 300芯片进行了许多架构改进，可处理由数十到数百个模型组成的代理工作负载，这些模型通过专家基础模型混合或物理上不同的独立模型混合协同工作，需共享相同网络和内存空间以实现高效低延迟 [1] - 微软在芯片设计方面实力不俗，通常只需两三次尝试就能取得成功 [2] - 多代Azure Maia项目已成为微软人工智能基础设施战略的基石 [3] - Clea Maia 300芯片在所有规格方面突破极限，重点在于有效处理实际GenAI推理工作负载，而非仅追求速度和规格参数优越性 [6] - 微软最引以为豪的指标是在每瓦性能提升2.5倍的情况下，性能提升了7倍 [27] Maia系列芯片发展历程 - 微软于2023年11月推出名为Athena的Maia 100 XPU，试水芯片设计领域，同时发布定制Arm服务器CPU Cobalt 100，但对两款定制芯片架构鲜有提及 [2] - 第二代Braga Maia 200于2026年1月发布，是一款功能更强大的XPU，2026年在Azure云上逐步投入生产 [2] - Maia 200芯片正在为Copilot提供推理支持，帮助微软人工智能团队开发新模型 [3] - GitHub Copilot和Microsoft Foundry将在年底前迁移到Maia 200芯片，GitHub Copilot此前由Maia 100芯片支持 [3] - Maia 200芯片将运行OpenAI的各种模型、微软自研模型以及通过Microsoft Foundry运行的各种开源模型 [3] - 目前尚不清楚OpenAI的GPT API服务有多少是在Maia 100或Maia 200芯片上运行的 [3] - Clea Maia 300于2026年10月宣布，预计2027年某个时候首次部署 [14] Maia 300芯片架构与规格 - Clea Maia 300实际上是一个插槽式芯片复合体，由七个芯片和八个HBM内存堆栈集成在一个中介层上 [6] - Maia 300插槽式系统和构成pod及superpod集群的机器机架具有计算、内存和网络层次结构，可将这些能力聚合应用于GenAI工作 [6] - Clea XPU采用台积电2纳米N2P工艺，并采用芯片组架构，将I/O和HBM控制器与计算和SRAM缓存单元分离 [9] - Maia 300拥有四个tile集群，每个片上集群包含十二个tile，新增了重塑器和tile同步器两个组件 [9] - 重塑器和tile同步器有助于处理贯穿整个系统的数据流，从网络到服务器节点直至最终的tile [9] - Clea芯片封装中心的计算单元上大约有400MB的SRAM缓存，另外200MB嵌入在I/O芯片中，用于缓存进入封装的网络数据和离开封装的计算数据 [10] - Clea封装上的两个I/O芯片中大约有200MB的SRAM [10] - 整个Clea芯片组的总SRAM带宽约为166.2 TB/秒，与八个HBM4堆栈的18 TB/秒HBM内存带宽基本持平 [10] - Clea XPU拥有288 GB的HBM 4内存，据推测与Braga XPU一样均来自SK海力士 [10] - Clea封装的面积约为1980平方毫米，是Braga封装面积810平方毫米的2.4倍 [11] - 晶体管数量约为2800亿，上下浮动可能在10%左右，不包括HBM4内存 [11] - Clea中使用的HBM内存控制器和I/O芯片采用5纳米工艺，而非2纳米工艺 [11] Maia 300与前代产品对比 - Braga芯片拥有更大的HBM内存容量和带宽，同时减少了片上SRAM缓存 [4] - Braga采用大幅改进的AI传输层定制RoCE以太网实现，带宽提升2.3倍，将Maia集群的集群一致性域扩展2.7倍达到6144个设备，功耗仅增加1.5倍 [4] - Braga通过将数据格式从6位MX6升级到4位MXFP4，并将计算核心数量增加1.5倍，同时提升时钟频率，浮点运算性能比Athena芯片提升3.4倍 [4] - Braga XPU的张量单元矩阵比Athena单元大两倍，所需内核数量比预想少一半 [9] - Braga XPU每个片上集群包含10个tile，共有4个集群，总计40个内核，运行频率为2 GHz，每个集群仅激活9个内核以确保台积电3纳米N3P工艺良率 [9] - Athena和Braga芯片均为单片设计，接近光刻机掩模版尺寸极限 [9] - Maia 300的FP4性能为13.80 Petaflops，相比Maia 200的10.15 Petaflops提升1.36倍 [14] - Maia 300的FP8性能为6.90 Petaflops，相比Maia 200的5.07 Petaflops提升1.36倍 [14] - Maia 300的BF16性能为1.73 Petaflops，相比Maia 200的1.27 Petaflops提升1.36倍 [14] - Maia 300的HBM内存带宽为18 TB/秒，相比Maia 200的7 TB/秒提升2.57倍 [14] - Maia 300的HBM内存容量为288 GB，相比Maia 200的216 GB提升1.33倍 [14] - Maia 300的TDP持续功耗为950 W，相比Maia 200的750 W增加1.27倍 [14] - Maia 300的集群一致性域为12,288个XPU，相比Maia 200的6,144个提升2倍 [14] - Maia 300的每集群节点数为3,072，相比Maia 200的1,536提升2倍 [14] 网络与互连架构 - Maia 300的Scale Up网络端口为32个400 Gb/秒，相比Maia 200的28个提升1.14倍 [14] - Maia 300的Scale Up网络带宽为3.2 TB/秒，相比Maia 200的2.8 TB/秒提升1.14倍 [14] - Maia 300的Host Interconnect为PCI-Express 6.0 x16，相比Maia 200的PCI-Express 6.0 x8提升2倍 [14] - Maia 300的Host Interconnect带宽为128 GB/秒，相比Maia 200的64 GB/秒提升4倍 [14] - Maia 100的十二条400 Gb/秒链路中有九条用于将四台Maia 100紧密连接在一起，剩余三条链路连接到构成网络第一层的三平面以太网架构 [18] - 第一层架构可将32台加速器相互连接，第二层以太网交换机用于将系统扩展到单个一致性域内的576个节点和2304个Athena XPU [18] - Maia 200芯片的I/O部分实现了28个以太网端口，运行速度为400 Gb/秒，总双向带宽为2.8 TB/秒 [20] - ATL 1.0网络中有四个交换平面，每个加速器需占用四个端口 [22] - 微软将四颗Maia 200紧密耦合到一个共享内存系统中，设备之间拥有很高带宽 [22] - 每颗Maia 200通过七个端口与其他设备连接，总共20个端口用于连接XPU，另外四个端口用于将每个XPU连接到四个平面中的每一个，总共使用24个端口，总共只有28个端口 [22] - 十二个托盘每个托盘包含四台Braga XPU构成一个机架共48台设备，最多可将128个机架互连到一致性域中，该一致性域包含128台一级交换机和32台二级交换机，在一个统一域内覆盖6,144台XPU [22] - 以太网交换机配备51.2 Tb/s的ASIC芯片，总共有128个端口，运行速度为400 Gb/s [22] - Braga设备被设置为在其所有计算单元之间共享其所有HBM内存，Braga系统板将其中四个XPU紧密耦合以NUMA方式共享它们的内存 [23] - Maia 300中一对计算单元以类似NUMA的方式与一对HBM4内存库绑定，内存并非在插槽上的所有单元和所有HBM4堆栈之间共享 [23] - Maia 300只有两个加速器相互连接，而非四个，Clea封装内有四个独立的HBM4内存区域 [23] 机架与部署规模 - 传闻微软计划至少部署100万个Maia插槽，Maia将在Azure云平台上实现数千兆瓦的部署 [4] - 1千兆瓦的Maia 300大约相当于57.5万台设备，每台加速器及其所属系统主机、存储和扩展网络部分的总功耗为1.74千瓦 [4] - 一机架的Maia 300功耗约为167千瓦，由96个互连的XPU组成 [4] - 微软为Maia 300机架推出新一代液冷散热方案，将机架尺寸从2U改为1U，使每个机架的XPU数量翻倍至96个，服务器数量从12台增加到24台 [25] - 128个机架加起来，单个系统镜像中就能容纳12,288个加速器 [25] - 这是迄今为止在大型云平台构建商中了解到的最大相干域，远超英伟达和AMD在其机架级系统中以相干方式实现的72或144个GPU相干域 [25] - 也远超英伟达承诺未来在生产环境中提供的576或1152个多层NVSwitch相干架构 [25] - 谷歌的Sunfish TPU 8t训练芯片尚未出货，在一个相干域中最多可容纳9600个TPU [25] - Zebrafish TPU 8i推理芯片采用boardfly拓扑结构，单个boardfly由8个蜻蜓节点组成每个节点4个TPU最多可容纳32个TPU，通过Apollo光路交换机相互连接的36个boardfly节点组最多可容纳1152个TPU [25] - Maia 300机架Pod Size为96，相比Maia 200的48提升2倍 [26] - Maia 300机架HBM带宽为1,728 TB/s，相比Maia 200的341 TB/s提升5.1倍 [26] - Maia 300机架HBM带宽每瓦为10.6 GB/s，相比Maia 200的5.3 GB/s提升1.95倍 [26] - Maia 300机架HBM容量为27.7 TB，相比Maia 200的10.4 TB提升2.7倍 [26] - Maia 300机架FP4 POPS为1,324，相比Maia 200的485提升2.74倍 [26] - Maia 300机架功耗为167 kW，相比Maia 200的64 kW增加2.6倍 [26] - 机架中配备96个XPU的Maia 300的令牌吞吐量性能最高可达机架中配备48个XPU的Maia 200的7倍 [27] - 从Maia 200升级到Maia 300，浮点运算性能提升36%，机架中XPU数量翻倍又带来100%性能提升 [27] 服务器与系统集成 - Clea XPU将四个加速器主板互连并封装成服务器外形 [15] - Braga的CPU主机位于XPU机架之外，Clea XPU将主机服务器集成到CPU节点内部 [15] - 主机服务器推测在两种情况下都是由微软设计、Arm参与开发的132核Cobalt 200系列Arm服务器CPU [15] - 假设CPU和XPU之间通过PCI-Express交换机连接，而非以太网端口 [15] - 由于Arm已开始销售自己的AGI处理器，微软或许会选择另一家CPU芯片供应商，因此去年才会有关于博通的传闻 [15] - 三代Maia服务器的布线方式各不相同 [17] 芯片供应商 - 微软尚未透露Maia 300的芯片供应商 [14] - 几年前曾有传言称台湾的环球晶元是Maia 100的芯片供应商，台积电持有该公司35%股份 [14] - 两年前曾有传言称Marvell试图插手Maia产品线，此后不久又有传言称博通试图分一杯羹 [14] - 普遍认为GUC仍将负责Maia 200和Maia 300的芯片供应 [14]

随着摩尔定律逐步走到物理边界，继续向下打磨先进制程的成本急剧抬升，先进封装由此 成为后摩尔时代释放芯片性能的核心抓手。而AI大模型带来的算力浪潮，进一步放大先进 封装的市场需求。Yole数据显示，2026年全球先进封装市场规模占整体封测市场的比重将 首次突破54%，AI算力芯片带动2.5D/3D、Chiplet等工艺需求快速放量。于是晶圆厂、封 测厂纷纷开启扩产浪潮，却随即遭遇一道无法回避的难题：传统人力作业模式，已经难以 跟上产能扩张的速度。 在这种产业背景下，库卡将在2026中国国际工业博览会上举办了AI，具身而至——库卡"开天 KAl"智能平台暨新品发布会，带来多款创新产品与解决方案，其中对外展示 复合机器人半导体搬 运解决方案 ，回答一个现实问题：具身智能，究竟如何走进要求严苛的半导体产线中？ 半导体自动化，卡在了哪里 要看清这套布局，得先明白半导体制造卡在什么地方。 一片12英寸晶圆价的在值数千到上万美金，厚度不足一毫米，在晶圆厂中要历经上百道工序、几十 次设备流转。每一次流转都伴随颗粒污染和碰撞损伤的风险，任何微小的污染都可能让整片晶圆报 废。因此，自动化搬运设备需要满足高洁净、ESD 防护、轻柔 ...

公众号记得加星标⭐️，第一时间看推送不会错过。 10月13日，星宸科技连续披露业绩预告与对外投资相关公告。一方面，公司预计2026年前三季度 营收、净利润均实现大幅增长；另一方面，公司拟出资1亿元参与设立科技产业投资基金，投资方 向聚焦半导体全产业链及人工智能基础设施等领域。 根 据 星 宸 科 技 披 露 的 2026 年 前 三 季 度 业 绩 预 告 ， 公 司 预 计 报 告 期 内 实 现 营 业 收 入 45.38 亿 元 至 46.08亿元，同比增长109.48%至112.71%。 利润方面，公司预计前三季度归属于上市公司股东的净利润为15.43亿元至16.13亿元，同比增长 663.13% 至 697.75%； 扣 除 非 经 常 性 损 益 后 的 净 利 润 预 计 为 13.82 亿 元 至 14.52 亿 元 ， 同 比 增 长 739.89%至782.44%。 作为对比，星宸科技上年同期归属于上市公司股东的净利润为2.02亿元，扣除非经常性损益后的净 利润为1.64亿元。 对于业绩增长的原因，星宸科技表示，报告期内，行业环境与供应链格局持续承压，芯片赛道分化 显著加剧。在此背景下，公 ...

文章核心观点 - Bolt Graphics宣布其专为高性能计算、数字孪生和视频渲染设计的GPU Zeus已完成首轮测试，测试芯片是首款配备专用硬件执行麦克斯韦方程组的商用GPU架构 [1] - 最终版GPU预计2028年由台积电出货，测试芯片结果在性能和功耗方面均超出预期 [1][4] - 公司专注于模型/仿真、数字孪生和计算机图形学领域，通过差异化硅芯片实现最大性价比 [3][5] 产品架构与技术特点 - Zeus测试芯片为6平方毫米，采用台积电12纳米工艺制造，4月份完成流片 [4] - 最终版Zeus将采用台积电5纳米工艺制造400平方毫米芯片，基于芯片组架构并集成RISC-V CPU [4] - 公司特意选择台积电N5工艺而非N3或N2，以降低成本并确保充足供货 [4][5] - 公司从设计之初就决定采用N5工艺，并非先试N3发现太贵才放弃 [5] - Zeus设计了强大的矢量内核，提供大量FP64、FP32和FP16性能，以及INT16和INT8矩阵内核，还有专门用于麦克斯韦方程组的模块 [2] - 麦克斯韦方程组模块不使用Zeus的任何矢量核心或CPU功能，专门用于运行麦克斯韦方程组 [1] - 公司创始人兼CEO表示，Bolt基本上是将CUDA内核中实现的整个算法提取出来，制作成芯片中的固定功能模块来运行该内核 [1] 产品规格 - Zeus提供四种型号：1c26-032、2c26-064、2c26-128、4c26-256 [4] - 板卡功耗分别为120W、250W、500W [4] - FP64/FP32/FP16矢量tflops分别为5/10/20、10/20/40、20/40/80 [4] - INT16/INT8矩阵tflops分别为307.2/614.4、614.4/1,228.8、1,228.8/2,457.6 [4] - 片上缓存分别为128MB、256MB、512MB [4] - 内存配置：最高160GB@363GB/s（32GB LPDDR5X加2x DDR5 SO-DIMMs）、最高320GB@725GB/s（64GB LPDDR5X加4x DDR5 SO-DIMMs）、最高384GB@725GB/s或最高2,304GB@1.45TB/s（128GB LPDDR5X或256GB LPDDR5X加4x或8x DDR5 DIMMs） [4] - 路径追踪性能分别为77 gigarays、154 gigarays、307 gigarays [4] - 视频编解码支持AV1、H.264/265，分别支持2x、4x、8x 8K60流 [4] - I/O接口包括400 GbE（QSFP-DD）、2x PCIe 5.0 x16、DisplayPort 2.1a、HDMI 2.1b，最高型号支持6x 800 GbE（QSFP）和8x PCIe 5.0 x4 [4] 差异化设计理念 - 公司未采用AMD和英伟达常用的高带宽内存，而是选择LPDDR5内存，速度虽不如HBM但容量更大（超过1TB） [5] - 服务器和机架式解决方案均采用标准400G以太网连接，并为希望升级现有系统或自行组装机器的客户提供基于PCIe的GPU卡 [5] - 公司尽量避免使用过于复杂的技术，保持核心化以降低复杂性和风险，有助于轻松实现数百万台设备的规模化生产 [5] - 传统GPU供应商已将最新GPU重点转向AI工作负载，英伟达依靠Ozaki方案从低精度核心模拟FP64运算，AMD将GPU产品线一分为二 [3] - 公司高度专注于模型/仿真、数字孪生和计算机图形学领域，产品在高性能计算应用场景下表现更好 [3] 应用场景与目标客户 - 电磁模拟和物理计算是真正具有创新性的地方，这些算法常用于半导体设计 [1] - 公司目标是让用户通过构建完整的物理仿真解决方案，精确模拟世界上任何事物 [2] - 在硅芯片上运行麦克斯韦方程组消除了工程师在模拟单个组件和构建完整产品物理原型之间的权衡 [2] - Zeus及其专用麦克斯韦方程核心的潜在应用场景是进行光网络电磁分析，电磁仿真对光子芯片至关重要 [5] - 第一代产品不会采用共封装光学器件将GPU与光子器件集成，公司正在第二代产品中探索这个方向，但目前成本太高 [5] - 潜在客户包括政府实验室、企业、国家实验室、国防承包商、超大规模数据中心、电影制片厂、游戏工作室等 [6] - 终端用户对差异化的GPU和GPU系统方案非常感兴趣 [6] 行业背景与竞争格局 - 由于人工智能蓬勃发展及其对处理器、内存和存储设备库存造成的压力，硅产品成本飙升 [6] - 公司致力于打造一款GPU，在最大限度提升部分客户所重视的高端FP64性能的同时，尽可能降低其他成本 [6] - 英伟达和AMD在其GPU中采用台积电2纳米和3纳米工艺，而Bolt特意选择5纳米工艺以降低成本和确保供货 [4] - 传统HPC工作负载通常更倾向于使用大量双精度浮点运算，图形密集型工作负载更适合FP32和FP16 [2]

文章核心观点 - AI基础设施投资持续升温 正给半导体产业链带来一轮不同于以往的供需变化 从HBM 企业级SSD到MLCC 电源管理芯片和高端PCB 越来越多关键元器件面临需求激增与供应紧张的双重压力 [1] - 供应商开始优先保障企业级客户 普通消费电子市场则可能承受更大的成本与供货压力 [1] - 这场由AI需求驱动的供应紧张局面 正在从存储器向更广泛的电子元器件领域扩散 [1] - IBM将当前局面称为AI超级周期 认为其与传统半导体产业周期存在明显区别 当前AI基础设施的快速扩张在多个产品领域同时制造了持续的供需压力 [2] - AI服务器的供应瓶颈正在从核心计算芯片向外围元器件延伸 即使GPU和HBM供应增加 如果电源 被动元件或高端PCB无法及时交付 整机生产仍可能受到限制 [6] - 供应商与客户之间的关系正在调整 长期协议 预付款和技术门槛共同改变了产业链的竞争方式 [9] - AI基础设施投资不仅在改变GPU HBM等核心产品的需求结构 也在重塑存储器 被动元件 电源管理芯片和PCB等多个细分市场的供需关系 [9] - 接下来的挑战不只是扩充产能 还包括如何在AI数据中心和传统消费电子之间分配有限的制造资源 [10] 四大云厂商2026年资本开支预计达7100亿美元 - 据IDC在FMS活动上公布的数据 亚马逊 Alphabet 微软和Meta四家大型云服务企业2026年的资本开支预计合计达到7100亿美元 约为2025年的两倍 [2] - IBM供应链负责人也在同一活动上表示 面向AI优化的数据中心投资在2026年有望超过5000亿美元 [2] - IDC预计 2025年至2030年 企业级基础设施投资将以年均24%的速度增长 如果这一预测实现 到2030年 相关投资规模将接近2025年的三倍 [2] - 巨额资本开支带来的不仅是GPU需求增长 AI服务器需要更高带宽的存储器 更大容量的数据存储系统 以及能够支撑高功耗 高频率运行的电源和互连基础设施 随着这些需求集中释放 部分关键器件的产能难以迅速跟上 [2] HBM供不应求 企业级SSD需求同步爆发 - 根据IBM在FMS活动上公布的信息 2026年HBM及企业级NAND闪存的计划产出中 高端产品的相关产能已被高性能计算领域预订完毕 [3] - AI计算系统正在大量吸收原本就需要较长时间扩产的高端存储器资源 [3] - HBM的需求增长还会影响传统DRAM市场 存储器厂商需要在不同产品之间安排产能 资本开支和技术资源 当更多资源向HBM等高端产品倾斜时 其他DRAM产品的供应也可能受到影响 [3] - NAND闪存及企业级SSD同样面临压力 与传统数据存储不同 AI推理系统不仅需要保存海量数据 还需要在运行过程中快速读取模型 数据及相关信息 [3] - IBM在FMS活动上指出 AI推理硬件对低延迟和大容量存储的需求 推动了QLC企业级SSD的发展 [3] - QLC闪存能够在单个存储单元中保存4 bit数据 有利于提升存储密度 对于需要处理大量数据的AI基础设施而言 大容量企业级SSD具有重要价值 [3] - 由于AI推理强调响应速度 HDD在部分相关应用中难以直接替代SSD [3] - AI需求正在同时推高高带宽存储器与企业级存储的需求 HBM的供需紧张并不是孤立事件 而是整个AI存储体系扩张的一部分 [4] 缺货潮进一步扩散 MLCC交期超过20周 - PC Watch援引IBM披露的信息指出 AI服务器使用的多层陶瓷电容器数量持续增加 新一代AI服务器主板搭载的MLCC数量最高可达1.2万个 接近上一代产品的两倍 部分大容量MLCC的交货周期已经超过20周 [5] - MLCC主要用于稳定电源电压 抑制电压波动 随着GPU CPU等芯片的功耗和电流变化幅度上升 服务器需要配置更多电容器 以满足电源完整性要求 单台服务器的用量增加 再叠加AI服务器出货增长 就会放大整个市场的需求 [5] - 电源管理芯片和功率半导体也面临类似压力 AI硬件的电源管理更加复杂 对供电效率和性能提出更高要求 而高性能产品的扩产并不容易 相关供应链还面临结构性供应紧张 无法仅通过短期增加产量迅速解决 [5] - 运行频率提高和高速信号传输对信号完整性提出更高要求 推动高精度薄膜电阻 复合电感等器件的需求增长 [5] - PCB也受到影响 为了满足AI服务器高频 高密度 低损耗的互连要求 相关电路板需要使用更适合高频传输的低损耗绝缘材料 增加布线层数 并采用更灵活的过孔制造技术 [5] 供应商开始调整策略 企业客户优先 - 在供应持续紧张的情况下 半导体及电子元器件供应商正在调整客户结构和销售方式 [7] - 一种明显变化是 供应商更加优先保障企业级客户的需求 而将消费级市场的供应放在相对靠后的位置 对于供应商而言 企业客户通常能够通过长期采购承诺 为产能规划和资本开支提供更高的确定性 [7] - 在存储器领域 长期供应协议和战略客户协议正逐渐成为重要的合作方式 与传统上每隔半年至一年协商一次价格的模式不同 LTA或SCA可以约定三年甚至五年的供应周期 [7] - 供应商承诺在约定期间内提供一定数量的产品 并向客户披露相关技术节点 生产计划以及产品规格和交付数量 客户则需要承诺一定的采购价格底线 [7] - 这种安排有助于企业客户提前规划未来的硬件规格与生产计划 也让供应商能够更有把握地安排研发 产能和设备投资 [7] - 预付款机制则是这类协议的重要组成部分 文章援引美光科技披露的数据称 美光在2026年6月24日公布的季度业绩中表示 已与16家客户签署SCA 预计将收到220亿美元预付款 到9月30日公布季度业绩时 签署SCA的客户数量已增至26家 相关预付款金额升至320亿美元 [7] - 对于存储器厂商而言 这些资金能够为后续研发和资本开支提供支持 对于大型客户而言 长期协议则有助于锁定未来的产品供应 降低供应不确定性 [8] - 这种机制也意味着 缺乏长期采购能力 资金实力较弱的客户 在产能分配中可能处于不利位置 [8] 消费级市场承压 供需关系正在发生变化 - AI需求带来的供应紧张 最终可能传导至个人电脑及其他消费电子产品 [9] - 当存储器和电子元器件厂商将更多产能分配给企业级客户时 消费级产品可获得的供应可能减少 与此同时 关键器件价格上涨也会增加终端产品的制造成本 [9] - 对于PC 消费电子以及其他使用DRAM NAND闪存和相关元器件的产品而言 这意味着成本控制将变得更加困难 即使终端市场需求没有同步增长 供应端的资源分配变化也可能影响产品价格和交付周期 [9] - 过去 存储器市场经历过多轮供过于求和价格竞争 厂商需要面对产品价格大幅下跌的风险 而在当前供需格局下 长期协议 预付款和技术门槛共同改变了产业链的竞争方式 [9] - PC Watch分析认为 供应紧张并非唯一因素 规模化生产的技术难度同样构成了较高的行业壁垒 持续的研发投入和制造能力积累 将进一步影响企业的竞争地位 [9]

英特尔前CEO抨击HBM架构缺陷 - 英特尔前CEO帕特·盖尔辛格再次抨击HBM内存架构存在缺陷，称HBM是“糟糕的”解决方案，尽管承认这是“目前能得到的最佳方案” [1] - 盖尔辛格指出HBM位密度非常低、带宽受限、功耗散热问题严重，DRAM内存不喜欢高温，所有数据集中在一个地方，对AI内存计算密集型工作负载是灾难性的 [1] - HBM是“宽而慢”的架构，需要大量并行连接，HBM3/3E总线宽度为1024位，HBM4总线宽度提升至2048位 [2] - PHY芯片占据计算芯片边缘巨大矩形硅片，限制芯片旁可放置的HBM堆叠数量，计算芯片通常只能分配两个边缘用于HBM [2] - 根据韩国科学技术院热分析，HBM功耗超过约30瓦时，HBM PHY芯片自身产生的热量成为内存热应力主要来源 [2] - HBM堆叠中DRAM芯片必须通过大量硅通孔连接，减少单个芯片可放置的存储单元数量，每个DRAM芯片位密度低得多 [3] - HBM芯片消耗的晶圆数量约为同等尺寸普通DRAM芯片的三倍，导致普通DRAM芯片长期供应短缺 [3] DRAM短缺持续至2028年初 - 南亚半导体重申DRAM短缺将持续到2028年初，因HBM产能持续增长而DRAM产能下降 [1] - 南亚半导体在财报电话会议上指出，人工智能正在给整个存储领域带来结构性变革，DRAM芯片短缺可能持续到2028年初 [3] Kepler Computing打造HBM替代品 - 美国初创公司Kepler Computing计划于2027年启动新型存储器生产，结合自主3D集成技术与铁电存储器技术 [5] - 公司产品相较HBM单位功耗带宽有望提升至5至10倍，另一类产品容量有望达到传统SRAM的至少10倍 [5] - Kepler与GlobalFoundries等产业伙伴合作，推动相关技术走向规模化制造 [5] - Kepler成立于2018年，总部位于美国加利福尼亚州圣何塞，技术路线结合3D单片集成和铁电存储器技术 [7] - 公司技术可在控制热问题前提下将不同器件单片集成在半导体芯片内部，使用现有晶体管作为基础，在晶体管上方集成其他器件 [7] - 公司首席技术官Sasi Manipatruni表示，该方法有望将存储密度提升至原来的2至3倍，同时保持与CMOS工艺兼容性 [7] - Kepler技术路线有望减少对极紫外光刻的依赖，基础晶体管层可采用EUV工艺制造，上层器件集成不必完全依靠进一步缩小晶体管尺寸 [7] - 铁电材料是Kepler技术路线重要组成部分，团队过去约七年一直在探索相关材料，对材料成分、梯度和电极等因素进行大量试验 [8] Kepler两类新型存储器产品 - Kepler计划推出两类产品，分别面向HBM和SRAM所处应用领域 [9] - 一类产品可视为HBM替代方案，重点在于提升带宽与能效；另一类瞄准SRAM，希望在保留相关应用价值同时显著提高存储容量 [9] - 公司存储器相较SRAM容量有望达到至少10倍，与HBM相比单位功耗带宽有望提升至5至10倍 [9] - 容量提升与带宽提升是不同指标，不能简单理解为所有产品都能同时实现相同幅度性能改善 [9] - 公司尚未公布足以全面评估其产品的完整规格，包括具体容量、绝对带宽、延迟、功耗、成本以及不同工作负载下表现 [9] - 在HBM替代产品实现上，Kepler将采用自主开发的3D封装技术，公司联合创始人Rajeev Dokania表示希望通过自身架构设计将热方面额外开销控制在较低水平 [10] Kepler制造与量产计划 - Kepler已与格罗方德展开合作，并为扩大3D集成和铁电存储器生产规模建设了小型晶圆厂 [11] - 公司设想在客户现有晶圆厂附近建设小规模自有工厂，以相对较低投资实现先进器件集成，所需投资可能只有新建最先进制程晶圆厂的十分之一 [11] - 英特尔资本是Kepler投资方之一，英特尔资本董事总经理Srini Ananth认为公司已发展到可与产业伙伴协同推进规模化制造阶段 [11] - Ananth指出，如果能够利用晶圆厂后端工艺实现超出传统工艺节点预期的集成密度，就有机会进一步推动芯片技术发展 [11] - Kepler称2027年生产能力已全部分配完毕，客户涉及AI数据中心和制造业领域，但未披露除格罗方德以外的客户及合作伙伴名称 [12] - 除存储器产品外，公司还计划在长期布局中开发逻辑芯片 [12] AI存储架构探索新方向 - AI数据中心中GPU承担主要计算任务，HBM为其提供高带宽数据供给，随着大模型参数规模、上下文长度及计算负载持续增加，处理器与存储器之间数据传输压力不断上升 [6] - AI数据中心消耗大量能源用于GPU与HBM之间数据传输，继续沿用现有存储器架构可能越来越难以同时满足带宽、容量和能效方面需求 [6] - HBM堆叠更多存储芯片、提升数据传输能力是重要技术路线，但更高集成密度带来散热与制造挑战；SRAM虽具备低延迟优势，但存储单元面积较大，提高容量和密度同样面临限制 [6] - Kepler试图从存储器器件、集成架构和制造工艺三个层面寻找突破口，而不是单纯依靠传统晶体管持续微缩 [6] - 随着AI算力需求不断增长，单纯依靠增加HBM堆叠层数或持续推进晶体管微缩，未必能够独立解决带宽、容量、功耗和散热之间全部矛盾 [12] - 通过3D集成、存储器件创新以及制造流程调整，寻找新的性能提升路径，正在成为值得关注的方向 [12] - 新型存储器要真正进入AI计算系统，还需证明其在实际工作负载中的性能、能效、可靠性和成本优势，并解决量产良率、封装兼容性以及生态适配等问题 [13] - 对于Kepler而言，2027年将是重要节点，公司已给出量产计划和颇具吸引力的性能目标，但这些目标能否转化为稳定产品能力，仍需后续量产进展和实际应用结果来回答 [13] - HBM在AI基础设施中地位不会仅凭一家初创公司技术宣示就发生改变，但如果Kepler能够兑现承诺，AI芯片在存储架构上选择或许将进一步拓宽 [13]

文章核心观点 - IBM发布全球首款0.7纳米（7埃）制程芯片技术，基于全新纳米堆叠晶体管架构，突破Z轴限制，在150平方毫米芯片上集成近1000亿个晶体管，密度几乎是IBM 2纳米制程芯片的两倍，性能提升50%，能效提升70%，SRAM内存容量扩展40% [1] - IBM宣布计划于2027年第一季度推出用于7埃纳米堆叠技术的早期研发工艺设计套件（PDK），旨在让各组织机构尽早探索新兴架构对产品和服务的改变 [1] - 纳米堆叠架构将n型和p型器件上下堆叠而非并排放置，改变了电路物理布局，对电阻、电容、热行为及上下器件间相互作用提出新考量 [4] - 该技术转型要求业界重新思考制造工艺和芯片设计，IBM推出早期PDK旨在为企业争取时间，使其有机会从一开始就参与定义该技术的设计生态系统 [5] 技术突破与架构创新 - 纳米堆叠架构通过纳米片层叠而成的纳米堆叠结构，突破在给定面积内集成更多晶体管的空间限制，重新定义现代逻辑电路的扩展方式 [1] - 逻辑代工技术首次在晶体管层面实现从二维到三维的布局转变，设计人员需转变思路，不再沿用上一代纳米片器件的设计方法 [4] - 首要突破在于薄介质晶圆键合技术，团队开发了将两片晶圆键合在一起的新技术，形成新型多层结构，缺陷极少且能精确对准，最终成果是真正的3D晶体管，测试表明具有可扩展性 [12] - 利用堆叠式晶体管，团队可在每个节点的沟道中使用新型材料，最大限度提高每个节点性能，彼此独立；新型交错式场效应晶体管（FET）设计改进了单元设计，NFET和PFET沟道均在“栅堆叠”解决方案中优化，两个沟道可独立运行 [13] - 团队成功将7埃设计中的SRAM容量提升40%，是存储容量的巨大飞跃，业界十多年来未曾见过如此巨大的提升；片上存储器访问是AI计算的关键瓶颈之一，新设计确保芯片能比以往设计更快处理信息，通过缩小存储器物理尺寸在相同空间内实现更大容量 [13][14] PDK早期研发工艺设计套件 - PDK提供模型、设计规则、库和其他信息，帮助工程师开始为特定制造工艺设计芯片；IBM计划推出的产品将帮助半导体公司在纳米堆叠技术成熟并广泛应用之前对其进行评估 [1] - 潜在合作方包括无晶圆厂芯片公司、电子设计自动化（EDA）供应商、设备供应商以及对该技术开发感兴趣的研究机构 [1] - PDK首个版本预计包含用于逻辑功能的示例标准单元库和一个示例SRAM设计，电路设计人员可利用这些资源研究布局和布线，生成早期模块级布局，评估潜在的密度和功耗性能特性 [4] - 初始版本不会包含成熟商业PDK所包含的所有模型，将推进合作研究，首次在开放硬件创新平台上为技术早期阶段的设计技术协同优化奠定基础 [4] - 对于潜在合作伙伴，提前获得纳米堆叠PDK不仅意味着预览未来晶体管，更重要的是提供机会研究如何针对特定产品优化纳米堆叠技术；EDA公司可开始调整设计工具以适应架构，设备制造商可研究与其结构相关的特殊制造挑战 [4] - 随着技术发展，研究人员还可探索寄生提取、热耦合和器件间相互作用等领域 [5] 性能提升与AI影响 - 7埃芯片比IBM 2021年首次发布的2纳米制程芯片效率提高70%，性能提高50% [9] - 目前主流AI加速器每秒可处理约1500 TOPS（万亿次运算），IBM研究人员估计采用7埃技术的加速器性能可提升约六倍，达到9000 TOPS左右 [9] - 若使用7埃芯片训练目前庞大的前沿模型LLM，可将典型训练时间从大约三个月大幅缩短至几周 [9] - 7埃器件可能开启尚未设想的各种创新，任何需要更强大处理能力或更节能芯片才能完成的任务都可能成为现实，从未来能够自主完成更多任务的机器，到充电频率大大降低的监控设备 [9][10] 尺寸对比与历史意义 - 一个红细胞直径约为7000纳米，比新型节点大约大1万倍；在边长仅为7埃的芯片上集成约1000亿个晶体管，是人类历史上首次在如此小的空间内集成如此多的晶体管 [9] - 7埃指采用特定制造工艺生产的新一代芯片，并非指芯片中金属导线的宽度；更小的工艺节点技术可生产更小的晶体管，每一代新产品都能在相同空间内集成比上一代更多的晶体管，使芯片速度更快、能效更高 [16] - 纳米堆叠架构有望为未来多代变革性设备提供动力，加速埃级时代的到来，对未来计算乃至整个世界蕴藏巨大潜力 [16] 技术发展历程与路线图 - 2015年IBM研究院发布纳米片技术，当时研究人员认为它将成为未来数年全球芯片设计的基础；随着3纳米工艺节点芯片问世及最终2纳米工艺节点芯片出现，这一设想已成为现实 [10] - 纳米片技术发展还有很长的路要走，要到本十年末才能看到2纳米器件的广泛应用，之后才会出现1.4纳米和1纳米器件 [12] - IBM团队过去几年一直研究如何在给定空间内提高晶体管密度，不局限于二维尺寸缩小，而是思考在第三个维度上增加高度，从x轴和y轴转向z轴，这一理念催生了纳米堆叠复杂设计 [12] - 纳米堆叠架构推动7埃分辨率突破，团队相信它将引领至少十年的硅芯片创新 [12] - 此前的技术转型——从平面晶体管到FinFET，再从FinFET到纳米片——都要求业界重新思考制造工艺和芯片设计 [5]

文章核心观点 - 桥接技术将推动下一代大尺寸半导体封装的发展，短期内采用桥接技术的异构集成封装将引领市场 [1] - 硅中介层产能受限，在大尺寸封装中面临巨大制造难题，桥接技术成为替代方案 [1][2] - 封装尺寸快速增长将加速玻璃基板的普及，预计2028年左右普及 [3] 硅中介层的制造挑战 - 硅中介层由直径300毫米的圆形硅晶圆制成，当封装尺寸增大到100毫米x100毫米或更大时，单片晶圆可生产的中介层数量减少到四个或更少 [2] - 晶圆的圆形形状导致其边缘区域不适合生产矩形中介层 [2] - 人工智能服务器半导体封装尺寸越来越大，英特尔CPU封装尺寸以前约为45×45毫米，但现在已经超过100×100毫米，甚至达到120×120毫米 [2] 桥接封装技术结构 - 桥接封装将小型芯片嵌入倒装芯片球栅阵列（FC-BGA）基板中，用于连接半导体芯片 [1] - 与使用大型硅中介层不同，该结构仅在需要芯片间高密度布线的地方设置桥接层，硅被广泛用作桥接材料 [1] - 传统上，多个芯片被安装在支持细间距布线的硅中介层上，然后再键合到有机FC-BGA基板上 [1] 2.5D封装技术趋势 - 随着业界寻求提升人工智能半导体性能，将多个GPU、HBM和其他组件集成到单个封装中的2.5D封装技术变得越来越普遍 [1] 各公司桥接技术方案 - 英特尔自2017年起便开始量产其嵌入式多芯片互连桥接（EMIB）结构 [2] - 台积电采用其芯片封装在基板上的局部（CoWoS-L）封装技术，将局部硅桥接嵌入到重分布层（RDL）中介层中，并率先应用于英伟达的Blackwell平台 [2] - 日月光开发了基于桥接的扇出芯片封装（FoCoS-B）技术 [2] - 安靠科技开发了基于桥接的S-Connect技术 [2] 有机材料桥接技术 - 目前有研究尝试使用有机材料构建桥接结构，利用光敏介电材料（PID）构建RDL，其布线精度高于味之素增厚膜（ABF） [3] - 将单独制造的高密度有机桥接结构嵌入FC-BGA基板顶部，用于连接芯片，三星电机和高通公司正在联合开发这种方法 [3] - 日本新光电气工业株式会社正在开发一种名为集成薄膜高密度有机封装（i-THOP）的有机材料桥接中介层技术，与硅通孔（TSV）桥接相比，这种技术可能更适合制造成本较低的产品 [3] 玻璃基板趋势 - 两年前预计玻璃基板会在2030年左右问世，但封装尺寸增长如此之快，现在预计它会在2028年左右普及 [3] - 一两家领先企业可能会率先采用这项技术，随后其他制造商也会跟进 [3]