谷歌与Marvell合作及定制AI芯片市场格局 - Marvell Technology将帮助谷歌开发定制芯片，谷歌可通过高达122亿美元的股权收购成为其最大投资者之一，此举旨在抓住AI热潮[1] - Marvell股价盘前飙升超11%，而博通股价下跌超2%，因市场担忧其失去谷歌部分定制芯片业务[1] - 谷歌获得认股权证，可按每股206.58美元购买至多5897万股Marvell股票，若全部行使价值约121.8亿美元，将使谷歌成为Marvell第五大股东[1][2] - 认股权证大部分需在谷歌达成2033财年前约定的采购目标后才能生效，谷歌未来持股规模与其采购量挂钩[2] - 合作涵盖AI推理加速器、存储控制器、网络接口控制器、内存接口控制器和近内存计算等定制芯片项目，与谷歌TPU生态系统协同[2] - 企业寻求比英伟达GPU更便宜的替代方案，以及更适合推理的技术，推动对谷歌TPU等自研芯片需求激增[1] - 大型科技公司重申2025年将在AI基础设施投入超7000亿美元，较去年的4000亿美元大幅增长[3] - 谷歌TPU已成为吸引客户的关键因素，允许谷歌云客户在自己的数据中心使用这些芯片[3] - Citizens分析师预计Alphabet今年从TPU相关基础设施获得约30亿美元收入，到2027年将达250亿美元[3] 谷歌与博通合作及三角关系 - 2026年4月，博通与谷歌达成长期协议，共同开发并供应未来几代TPU的定制AI芯片，合作期限至2031年[5] - 博通自2016年起一直是谷歌TPU的幕后芯片合作伙伴，新协议扩展至全栈基础设施合作伙伴，提供互连和组件[5][6] - 博通同时扩大与Anthropic合作，后者从2027年起将获得约3.5吉瓦基于TPU的计算能力，较2026年承诺的1吉瓦翻三倍[5] - 瑞穗证券估计，仅博通与Anthropic合作，到2026年能带来210亿美元AI收入，到2027年增至420亿美元，取决于Anthropic增长速度[6] - 三角关系（博通研发、谷歌支持、Anthropic消费）影响AI芯片竞争格局，定制AI芯片被视为比通用GPU更具成本效益的大规模替代方案[6] - 博通已成为定制AI芯片理论的最佳例证，与OpenAI签署多年协议，与第五家未公开XPU客户达成合作[6] - Anthropic承诺将绝大部分新增计算资源部署在美国，视为2025年11月承诺投资500亿美元于美国计算基础设施的延伸[7] - 亚太地区超大规模企业和云企业需关注以美国为中心的建设模式，因最强AI模型运行在单一地理位置基础设施上，延迟和数据主权问题将更尖锐[7] - 有消息称AMD也可能参与谷歌TPU设计，ASIC市场整体热度高涨[7]

公司核心进展与行业地位 - 国产存储龙头长江存储控股股份有限公司于2025年8月19日完成辅导验收 [1] - 公司从2016年武汉起步，十年间发展成为全球第一梯队，是中国大陆唯一3D NAND IDM企业 [1] - 根据Counterpoint报告，2026年第二季度全球NAND闪存出货量中，公司份额跃升至全球第三，仅次于韩国三星与SK海力士，成为三甲阵营中唯一的中国厂商 [1] 技术壁垒与创新架构 - 3D NAND闪存被视为半导体存储领域技术壁垒最高的赛道之一，具备迭代节奏快、工艺门槛高、研发与量产周期长、资本密集等特点 [1] - 2018年，公司原创推出晶栈® Xtacking®架构并实现规模化量产，目前已迭代至4.0版本 [1] - 基于该技术架构，公司产品在I/O传输速率、存储密度与研发迭代效率上形成对传统架构的差异化领先 [1] - 2025年，晶栈® Xtacking® 4.0获FMS 2025“最具创新存储技术奖” [1] 行业趋势与未来展望 - 人工智能重心从大模型训练全面转向推理应用，海量推理场景对KV缓存和数据集存储提出极高要求，引爆对高速、大容量存储技术的刚性需求 [2] - 存储市场正从容量竞争转向性能与容量并重，企业级存储等高端应用成为下一阶段竞争焦点 [2] - 未来，长存控股有望借助资本市场加快技术迭代与规模扩张，在全球存储产业新一轮发展中占据战略优势地位，进一步满足国内及海外多元化的市场需求 [2]

存储器市场涨价潮蔓延至成熟产品 - 存储器市场的涨价潮尚未结束，压力正从高端HBM、DDR5向DDR4、SLC NAND等成熟产品蔓延[1] - 摩根士丹利预测，2026年第三季度DDR4等成熟DRAM价格可能上涨50%，第四季度仍将上涨10%以上[1] - SLC NAND涨幅更激进，预计2026年第三、第四季度均可能上涨50%以上[1] - AI数据中心持续抢夺HBM和高容量DDR5产能，导致原本被认为退出主流的DDR4因供给收缩成为“稀缺资源”[1] DDR4供应紧张源于供给端主动收缩 - 核心原因并非需求爆发，而是供给端主动收缩[2] - 三星、SK海力士、美光等厂商将有限晶圆产能转向HBM、DDR5及更高层数3D NAND[2] - AI服务器需求爆发后，HBM成为争夺最激烈的产品，DDR5随AI服务器和新PC平台普及增长[2] - 新增产能需优先满足HBM和高端服务器DRAM，DDR4获得的晶圆资源越来越少[2] - 此前市场预计DDR4价格上涨10%至20%，如今预期已提高到第三季度上涨50%左右，供给收缩速度超出判断[3] HBM吞噬大量DRAM产能 - HBM通过TSV、堆叠等技术集成多层DRAM Die，需更大外围电路和冗余设计，生产相同容量消耗更多DRAM晶圆[5] - 英伟达等AI平台持续放量，UBS预计2027年全球HBM需求约580亿Gb，最新预测进一步提高至约615亿Gb[5] - 英伟达一家预计消耗约251亿Gb，占全球需求四成左右[5] - AI算力增长以“吃晶圆”方式影响存储器产业，GPU需大量HBM，HBM在DRAM产业占比持续提升，挤压传统DRAM生产资源[5] - 存储器市场出现产品结构迁移：晶圆从DDR4迁移到DDR5，再从DDR5进一步迁移到HBM，NAND也从传统产品向更高层数、更高容量升级[6] DDR5价格未回落 - 8月份DDR5-5600/6400 24GB现货价格环比上涨约8%，同比涨幅达约483%[8] - 2025年中期24GB DDR5产品价格约8美元，目前接近47美元[8] - DDR5仍处于供应紧张状态，部分DDR5套装过去一年价格涨幅达数倍，高容量产品价格已达历史低点数倍[8] - DDR4因供应端退出而涨价，DDR5受需求增长和供给结构调整双重影响涨价，HBM因AI需求爆发成为最抢产能产品[8] - 三者形成相互关联的存储器价格链条[9] 成熟存储器成为战略资源 - 成熟存储器正从低价值产品变成稀缺资源[10] - 供应商主动减少DDR4产能，下游设备无法短期内完成全面升级，DDR4形成供给缺口[10] - 工业、汽车、网络设备、消费电子及部分服务器领域产品生命周期长于PC平台，DDR4仍是刚需[11] - 只要主要存储厂商继续将晶圆资源向HBM和高端DDR5倾斜，DDR4供应紧张难以快速缓解[11] - SLC NAND面临类似情况，NAND厂商向高层数3D NAND和高容量产品迁移，成熟产品产能空间被压缩[11] - 摩根士丹利预计SLC NAND在2026年第三、第四季度可能出现50%以上价格上涨[11] - AI通过“产能迁移”路径，将涨价压力从HBM传导到DDR5、DDR4和SLC NAND，形成存储器超级周期[11]

公众号记得加星标⭐️，第一时间看推送不会错过。 然而，高规格产品的情况则有所不同。 ComponentNews 将服务器多层陶瓷电容器 (MLCC) 市场 列 为 关 键 阶 段 ， 并 预 测 村 田 制 作 所 和 三 星 电 机 (SEM) 的 交 货 周 期 将 持 续 超 过 20 周 （ 约 5 个 月），直至今年下半年。DigiKey 的交付趋势数据显示，高容量产品线的供应商之间存在显著差异，部分三星电机产品的平均交货周 期甚至高达 40 周。截至 7 月，村田制作所的高容量产品（超过 1 微法）交货周期长达 30 周，较 6 月份的 24 周有所延长。一些分销渠道甚至表示交货周期长达 36 周。 造成这种两极分化的主要原因是人工智能服务器和数据中心的需求激增。人工智能服务器在电源链 中用于去耦和滤波时，需要比标准服务器多 5 到 13 倍的高容量、紧凑型和高可靠性 MLCC。 高规格产品的交货周期预计在可预见的未来仍将持续，通常为5至10个月甚至更长。与过去被动元 件交货周期可根据经济周期灵活调整不同，目前这种明显的供需缺口并非暂时的繁荣，而是以人工 智能为核心的需求结构根本性重组的体现。由于 ...

核心观点 - 先进制程芯片首次流片成功率持续下降，从2020年的32%降至2024年的14%，传统验证方法已无法应对日益复杂的设计挑战，行业需要从流程结构上系统性降低流片风险[2] 首次流片成功率下降与行业挑战 - 首次流片成功率从2020年的32%和2022年的24%下降到2024年的14%[2] - 尖端掩模组成本高达数千万美元，晶圆厂订单排期长达数月，市场窗口期仅几个季度，芯片重制可能直接扼杀项目[2] - 28纳米制程SoC总设计成本约5000万美元，5纳米制程成本超过5亿美元，验证和软件开发占先进制程项目预算一半以上[4] 导致流片失败的核心因素 - 状态空间爆炸：现代SoC拥有数十个时钟域、多个动态电压频率调节电源岛、缓存一致性互连及安全逻辑，约束随机仿真只能采样到可达状态的一小部分，漏掉多域极端情况、复位时序问题、协议交错等[6] - 物理因素：7纳米及以下制程中，即使静态时序闭合，IR压降仍可能导致芯片失效，老化和自发热会改变时序裕量，汽车ASIL-D器件还需验证安全机制[6] - 进度压力：市场优先支付最先交付产品，项目后期门级仿真、低功耗验证、DRC豁免审查等环节常被妥协，芯片调试日志证实了这一点[7] 传统验证方法的不足 - 验证开始太晚：多数项目在RTL代码基本稳定后才开始验证，架构模糊已固化到代码中，验证计划从设计逆向工程而来而非从规范推导，代码覆盖率沦为报告工作[8] - 交接环节问题：前端设计、验证、DFT、物理设计各自独立运行，每个团队只关注自身验收流程，无人负责交互，如后期时钟门控更改可能使验证假设失效[8][9] - DFT被忽略：扫描插入、内存BIST、边界逻辑等项目后期匆忙添加，常破坏时序收敛或导致功能失效，进度压力下测试覆盖率目标被压低[9] - 最终验收沦为谈判：流片前最后几周纪律最差，免责声明堆积、已知问题清单增长、准备就绪审查流于形式[9] 降低流片风险的结构化方法 - 左移验证：在RTL代码编写前根据规范编写验证计划并视为可执行契约，将形式化属性检查放在流程前端针对仲裁器、复位控制器、时钟域交叉等薄弱逻辑，Lint、CDC、RDC分析应在每次RTL提交前进行[11] - 经济效益：在RTL级别发现一个bug需工程师一天时间，门级发现需数周调试和一次ECO，芯片层面导致一次掩模印刷和四分之一工期延误[13] - 从RTL到GDSII统一所有权：物理可行性从首次布局图试验阶段纳入RTL设计，早期综合和试布局布线暴露拥塞、时钟树、IR问题，DFT架构包含在微架构规范中，必须有负责人对从规范到流片数据库的整个路径负责[14] - 将流片完成度视为关卡而非日期：由未参与测试的工程师进行严格准备情况审查，涵盖四大支柱——以覆盖率目标衡量的验证完成度、所有测试点下的物理验收且无无人认领豁免、基于实际测试用例集的DFT指标、具有可审计变更历史的冻结版本化数据库，任一未达标则延后测试日期[15]

三星晶圆代工先进制程路线调整 - 三星将1.4nm工艺量产时间从原计划的2027年推迟至2029年，未来几年重点转向2nm工艺的成熟度、良率提升及客户导入[1] - 三星在3nm节点率先采用GAA晶体管，但进入2nm后技术难度和资本投入快速上升，竞争不再仅是节点迭代速度[1] - 三星认为与其过早推进1.4nm，不如先将2nm平台做成熟，再通过衍生工艺延长其商业生命周期[1] 三星2nm工艺平台扩展策略 - 三星除标准SF2外，还在推进面向不同应用场景的2nm衍生工艺，并计划在更先进版本中引入背面供电等技术[2] - 三星未来几年核心目标是让2nm成为成熟、可靠且能大规模出货的平台，而非急于实现1.4nm[2] 三星对High-NA EUV的谨慎态度 - 三星未将High-NA EUV作为2nm和1.4nm量产的必选技术，认为该技术仍需进一步成熟[3] - 三星认为从1nm级别及更先进节点开始，High-NA EUV才可能成为量产必需技术，目前正与产业链合作开发[3] - High-NA EUV设备价格昂贵，曝光视场缩小，对AI和HPC芯片可能带来更多拼接需求，且配套环节需同步升级[4] - 三星认为若通过成熟Low-NA EUV体系能实现1.4nm，则无需过早承担High-NA EUV的额外成本和复杂度，等待其成熟用于1nm级节点更务实[4] 先进制程进入“算账时代” - 过去先进制程竞争核心是“谁先进入下一节点”，但2nm及以下单纯追求节点缩小的成本越来越高[6] - GAA、背面供电、EUV、High-NA EUV等新技术需巨额研发和资本投入，每代工艺的性能和密度提升幅度未必能保持过去水平[6] - 先进制程困难已从“做出来”转向“稳定地做出来”，AI GPU和HPC芯片Die尺寸扩大，对良率要求更高[6] - 晶圆厂需计算每片晶圆有效芯片产出及客户是否愿为性能提升支付更高价格[6] - 先进制程价值不再仅来自晶体管微缩，Chiplet、3D堆叠、HBM及先进封装成为提升AI芯片性能的重要手段[7] - 未来先进制程竞争将从“节点竞赛”转向技术、成本和生态的综合竞争，三星延长2nm生命周期是在平衡技术进度与商业回报[7] 台积电A16的领先 - 台积电N2已进入量产，首个后2nm节点A16计划于2026年下半年量产，当三星完善2nm家族时，台积电已向1.6nm级别迈进[9] - A16引入SPR背面供电技术，将电源路径转移至芯片背面，释放正面布线资源给信号传输，改善供电效率[9] - 与N2P相比，A16在相同功耗下速度提升8%至10%，相同速度下功耗降低15%至20%，芯片密度最高提升约10%[10] - 背面供电已成为2nm及以下先进制程重要方向，英特尔在18A中引入PowerVia，台积电采用SPR，三星也在推进相关技术[11] - 台积电对High-NA EUV保持谨慎态度，从三星的延误看，台积电再次赌赢[11] 三星未来三年2nm路线压力 - 三星需提升2nm良率和客户导入速度，同时面对台积电A16及后续节点的持续推进[12] - 到2029年三星推出1.4nm时，台积电和英特尔可能已进入新的技术阶段[12] - 未来先进制程竞争难以用节点数字衡量，GAA、背面供电、EUV、High-NA EUV、DTCO及先进封装将共同决定芯片性能和成本[12] - 竞争正从“谁的节点更先进”转向“谁能用更合理成本将先进技术做成规模化产品”[12] - 三星用未来三年把2nm做成熟、做出规模、做出客户，但2029年台积电和英特尔的位置是竞争关键[12]

代际跃迁： 解码从5G到6G的三大核心变革 根据3GPP的标准路线图，Release 18/19完成5G-A（5G Advanced）的能力增强，Release 20启动 6G技术预研，Release 21将是首个包含规范性6G技术规范的版本，预计2029年完成首版6G标准冻 结，2030年左右实现商用部署。从5G到6G，不只是简单的网速提升，而是三个维度的全方位革 新： 2026年，通信行业迎来了6G代际演进的关键历史拐点。从政策层面看，"十五五"规划纲要 将6G纳入前瞻布局的未来产业范畴，同时在新型基础设施板块部署卫星互联网建设，2025 年政府工作报告更是明确提出"培育6G等未来产业"，标志着6G正式上升为国家战略产业。 技术层面，7月10日长征十号乙运载火箭完成全球首次海上网系回收试验，我国正式掌握大 运力火箭一子级完整回收能力，显著降低了单次入轨发射成本，低轨卫星星座组网速度也得 到大幅提升，为6G天地一体化网络筑牢基础设施底座。运营商层面，国内三大运营商均已 获 得 卫 星 移 动 通 信 经 营 许 可 ， 手 机 直 连 卫 星 从 试 验 走 向 规 模 化 商 用 。 标 准 层 面 ， ...

核心观点 Cerebras发布新一代晶圆级引擎WSE-3T和CS-4机架系统，通过优化电源传输将芯片频率翻倍至2.8GHz，实现AI算力和内存带宽翻倍，并转向模块化机架架构与解耦推理策略，以在AI推理市场建立竞争优势 产品性能与架构升级 - WSE-3T采用与WSE-3相同的TSMC 5nm工艺、46,225 mm²晶圆面积、4万亿晶体管、90万核心和44GB SRAM[1][2] - WSE-3T稀疏FP16算力达250 PFLOPS，密集FP16算力达25 PFLOPS，均为WSE-3的两倍[2] - WSE-3T内存带宽提升至43.2 PB/s，I/O带宽提升至2.4 Tbps，均为WSE-3的两倍[2] - 芯片运行频率从1.4 GHz提升至2.8 GHz，通过更高效的电源传输实现两倍功率输送[2][3] - 单个WSE-3T功耗估计为33 kW（晶圆级）和46 kW（系统级），CS-4整机功耗估计在120-140 kW之间[8] - 与Nvidia H100对比，WSE-3芯片面积大57倍、核心数多52倍、片上内存大880倍、内存带宽高7,000倍、结构带宽高3,715倍[20] 机架架构与部署策略 - CS-4从整体式系统跃升至模块化架构，将计算、电源和线缆分离，便于部署、维护和升级[8] - 芯片封装在“背包”外形尺寸中，每台CS-4最多配备三个扩展电源包，插入机架背面[8] - 采用二维环面拓扑结构实现芯片间直接通信，去除额外交换机，延迟从5微秒降至2微秒[11][12] - 支持流水线并行推理，模型权重分布在每个加速器上，工作按顺序逐个芯片执行[11][12] - 也支持基于融合以太网的RDMA (RoCE)交换式架构，但延迟会略高[13] 推理性能与合作伙伴 - 在单个CS-4系统上运行gpt-oss-120b算法，每个用户速度达4,400 tok/s，而最快GPU推理服务约350 tok/s[12] - 与AWS和AMD合作，将推理管道中提示处理部分卸载到Trainium XPU和Instinct GPU上[5] - Cerebras芯片主要用作解码加速器，类似Nvidia在LPX机架系统中使用Groq LPU的方式[5] - 芯片内置海量SRAM，运行万亿参数模型只需几十个LPU，具体取决于权重存储精度[5] 技术路线与未来展望 - 本代产品选择将性能翻倍而非提高SRAM容量，SRAM容量自五年前WSE-2发布以来未显著提高[5] - 预计WSE-4可能在FP16性能方面小幅提升，而SRAM容量大约翻倍[6] - 与Nvidia、AMD、Intel切割晶圆制造芯片不同，Cerebras保持整块晶圆完整，减少芯片数量50倍以上，降低互连和网络成本[19] - 首批基于CS-4的系统预计于本季度晚些时候上线[13]

公众号记得加星标⭐️，第一时间看推送不会错过。 从表面上看，Etched 似乎与许多炙手可热的人工智能初创公司并无二致：由三位二十出头的哈佛 辍学生联合创立，凭借四个月前还只是个想法的产品，迅速筹集了近 20 亿美元的资金。 与 此 同 时 ， Jane Street 领 投 了 Etched 的 新 一 轮 7 亿 美 元 融 资 ， 两 家 公 司 表 示 ， 此 轮 融 资 对 Etched 的估值达到 210 亿美元 （约1400亿人民币） 。这一估值高于英伟达 (Nvidia) 去年 12 月 为获得技术许可并聘请 Groq（一家类似的初创公司）的领导层而支付的 200 亿美元。本轮融资的 其他投资者包括 Kleiner Perkins、Sequoia、Andreessen Horowitz、Tiger Global、Bain Capital Ventures、Neo 和 Blackstone。 这家初创公司表示，从台积电取回测试芯片后，仅用了44天就完成了推理工作负载的部署——推理 工作负载是指人工智能模型响应用户查询的计算过程——而通常这个过程需要六个月甚至更长时 间。 "我们可能是唯一一家由初 ...

展会概况与核心亮点 - 第十四届半导体设备材料及核心部件展（CSEAC 2026）将于2026年8月31日至9月2日在无锡太湖国际博览中心开幕[2] - 展会规模创历史新高，达7万平方米，联动1400+海内外展商，同期举办20+专业论坛、多场圆桌对话及新品发布[2] - 校企专区汇聚120+产业链企业、知名高校及科研院所[2] - 海外展商占比超20%，国际化阵容升级[3] - 200+演讲嘉宾集结[3] - 展会设置设备与部件创新大赛，中微公司将有新品重磅首发[3] - 同期举办风米人力行活动，包括高校成果路演和企业人才招聘[3] 主论坛：半导体设备年会 - 第十四届（2026）中国电子专用设备工业协会半导体设备年会于9月1日09:30-17:00在A4馆举行[8] - 开幕式包括领导嘉宾致辞及“携手同行”纪录片[8] - 主旨报告环节由秘书长王志越主持[8] - 中国电子科技集团公司首席科学家陆军发表《量子科技体系和产业体系建设》演讲[8] - 北方华创总裁董博宇发表《AI引领半导体装备新未来：北方华创的发展战略与前瞻探索》演讲[8] 刻蚀技术专题论坛 - 刻蚀技术、制程及设备专题论坛于9月1日09:30-12:00在A6馆举行[8] - 中微公司资深副总裁丛海担任主持人[9] - 中微公司王红超发表《精进刻蚀技艺，决胜三维工艺》演讲[9] - 重庆芯联微电子陈颖儒发表《多平台刻蚀能力建设与量产实践》演讲[9] - 邑文科技邓家亮发表《邑文科技刻蚀技术在三代半硅光化合物半导体领域的应用》演讲[10] - 江苏鲁汶仪器李自超发表《离子束修平在表面超平坦化与梯度刻蚀的应用》演讲[10] 薄膜沉积技术专题论坛 - 薄膜沉积技术、制程及设备专题论坛于9月1日13:30-17:10在A6馆举行[11] - 北京诺华资本总经理于大洋担任主持人[12] - 中微公司许灿发表《先进逻辑与存储器件半导体装备应用与挑战》演讲[12] - 北方华创张钦彤发表《集成电路制造中金属化工艺装备的应用与挑战》演讲[12] - 拓荆科技刘武平发表《超保形性介电材料原子层沉积工艺》演讲[13] - 青岛思锐智能张丛发表《面向晶圆制造的前道关键装备：从原子层沉积到离子注入的协同创新》演讲[13] 量测技术专题论坛 - 量测技术及设备专题论坛于9月1日13:25-17:00在B4馆举行[14] - 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