AMD EPYC Zen 6 (Venice) CPU工程样机信息 - 代号Venice的EPYC Zen 6数据中心CPU工程样机在网上曝光，包含六份不同的OpenBenchmark测试结果[1] - 测试涉及至少三种不同核心数的CPU，在Congo、Kenya和Nigeria三个测试平台上进行[1] - 具体样机规格包括：192核(8个CCD和2个IOD)、128核(4个CCD和2个IOD)、64核(2个CCD和2个IOD)的型号[1][2] - 其中一款64核芯片的峰值时钟速度达到3.54GHz[2] Zen 6架构核心与封装技术 - 样品的CCD数量表明芯片很可能采用了空间优化的Zen 6c核心，且CCD密度高于Zen 5[2] - 64核和128核型号每个CCD包含32个核心，192核型号每个CCD包含24个核心，印证了Zen 6将提升每个CCD核心数量的报道[2] - 有传言称Zen 6 CCD最多将包含12个Zen 6核心，而Zen 6c核心位于32核CCD中[2][3] - AMD据称将Zen的L3缓存容量提升至48MB[3] - EPYC Venice芯片预计将采用2.5D封装[6] Zen 6产品规划与性能目标 - Zen 6是AMD下一代CPU架构，预计将于2027年发布，旗舰数据中心产品最高可达256个核心[3] - Venice将采用AMD即将推出的SP7插槽，相比前代Turin内存带宽将有显著提升[3] - 在2025年财务分析师日上，AMD透露下一代EPYC Venice将提供更高的性能和更多核心[4] - 公司预计线程密度将提高1.3倍以上（大致相当于从192个核心增加到256个核心），性能和效率将提高1.7倍以上[6] - Venice将采用台积电2nm工艺，并将支持新的AI数据类型和更多的AI流水线[5] 产品发布时间线与应用 - AMD承诺在2026年发布Venice架构，而消费级Zen 6架构(Olympic Ridge)的发布时间尚未明确，可能先看到Epyc芯片[3] - 下一代AMD EPYC Venice将用于2026年第三季度上市的Helios AI机架式服务器，随后在2027年用于Verano[5] - 公司展示了在Helios计算托盘中的Venice处理器，与Instinct GPU和Pensando网卡配合[6] 互连技术与市场进展 - Venice将迎来第五代Infinity Fabric架构，并支持PCIe Gen6接口[6][8] - AMD讨论了其SerDes互连技术，224G SerDes即将问世，而448G可能是铜缆/光纤过渡的节点[6] - AMD的目标是实现50%以上的服务器CPU市场份额，并已成功拿下10家社交媒体平台和10家大型SaaS企业[7] - 大型客户选择EPYC后，公有云采用率同比增长了三倍[7] - 目前的设计理念是将CPU与GPU和网卡配套销售，预计随着GPU集群上线，CPU销量也会增长[8]

文章核心观点 - 人工智能正从云端训练转向终端推理大规模落地，2026年被认为是AI大规模落地元年，这带来了对终端设备存储的新需求[1] - 端侧AI存储与云端训练存储需求存在本质区别，其核心需求围绕高性能容量、系统级集成封装和定制化服务展开[3][5] - 公司作为国内领先的半导体存储品牌，已构建全链条能力，并推出包括新一代PCIe Gen5 mSSD、SPU存储处理器与iSA存储智能体在内的创新产品组合，以解决端侧AI在性能、功耗、散热和成本方面的挑战，领跑端侧AI存储赛道[5][8][9][16] 端侧AI存储的核心需求与挑战 - **需求转变**：云端AI训练聚焦海量数据吞吐与高性能可靠性，而端侧AI推理则更关注与具体应用场景的结合，需在功耗、性能和尺寸上创新[3] - **核心挑战**：端侧SoC的显存与系统内存共享，运行大模型需常驻占用数GB高速空间，压缩了系统流畅度，并对LPDDR5/5x带宽提出苛刻要求[4] - **数据模式挑战**：为降低Token计算成本并提升响应速度，系统需频繁调度巨大的KV Cache，这种“高频、小碎块、长驻留”的数据存取模式，对底层闪存提出了智能化演进要求[4] - **效率与成本挑战**：无论是训练还是推理都面临算力浪费问题，高的token成本给端侧AI带来巨大挑战，需通过存储处理分层化来细化解决[3] 公司的端侧AI存储战略与模式 - **定制化战略**：端侧AI需要深度集成的定制化存储方案，而非通用标准产品，其要求与过往标准存储生态存在本质区别[5] - **Foundry服务模式**：公司构建了芯片设计、固件算法、材料工程、封测制造等全链条能力，承接端侧AI存储定制服务，突破传统存储单一升级瓶颈[5] - **全链路覆盖**：该模式覆盖芯片设计、硬件设计、固件软件、封装工艺、工业设计、自动化测试、材料工程、生产制造等全产业链核心环节，实现从设计到交付的全链路定制化与高效化[7] - **场景导向**：精准匹配AI手机、AI辅助驾驶、AI穿戴、AI PC、具身机器人等多元场景，与云端AI存储形成优势互补[7] 新一代高速存储介质：PCIe Gen5 mSSD - **产品定位**：面向端侧AI设备的新一代高速存储介质，以“小尺寸、高性能、多形态”为核心亮点，精准适配AI PC等终端设备[9] - **规格特性**：延续DRAM-less架构与20×30mm超小尺寸，完美兼容M.2 2230规格，并可灵活衍生为M.2 2242/2280、AI存储卡、PSSD等多种形态[9] - **性能参数**：搭载联芸1802主控芯片，顺序读写性能最高可达**11GB/s、10GB/s**，随机读写性能峰值达**2200K、1800K IOPS**，单盘最高容量支持**8TB**[10] - **散热突破**：针对小体积、高性能运行下的散热痛点，设计了集成均热器+TIM1导热胶、石墨烯散热片、VC均热板、铝合金散热拓展卡等多重散热组件的高效散热方案[13] - **散热效果**：该高效散热方案可将**11GB/s**峰值性能维持时间提升至**181秒**，连续读取容量可达**1991GB**，是常规PCBA SSD散热方案的近**2.5倍**，专为AI PC KV Cache高负载场景设计[13][14] 软硬件协同技术：SPU存储处理器与iSA存储智能体 - **技术定位**：SPU与iSA的组合构建了“芯片硬件+智能调度”的端侧AI存储软硬件协同技术闭环，SPU是“高速载体”，iSA是“智能大脑”[16] - **SPU核心特性**：基于**5nm**先进制程工艺打造，单盘最大容量达**128TB**，有效平衡了容量与成本，可高效益替代HDD[16] - **SPU关键技术**： - 具备存内无损压缩能力，平均压缩比达**2:1**，实测覆盖文本/代码/数据库等多类数据，大幅节省SSD容量和成本[16] - 具备HLC高级缓存技术，可实现温冷数据下沉至SSD，节省近**40%** DRAM容量需求[16] - **iSA核心价值**：作为面向端侧AI推理的专属智能调度引擎，解决存储调度痛点，通过MoE专家卸载、KV Cache智能管理与智能预取算法，大幅提升存储调度效率[19] - **生态验证**：公司与AMD深度协同，基于锐龙AI Max+ 395处理器开展联合调优，成功实现**397B**超大模型的本地部署，在**256K**超长上下文场景下，将DRAM占用降低近**40%**[19] HLC高级缓存技术的全端侧落地 - **技术目标**：精准解决端侧设备“性能与成本平衡”的行业核心难题，为终端产品迭代提供高性价比存储解决方案[21] - **AI PC端应用**：依托SPU实现分层架构设计，性能层打造AI专用高速缓存区，存储层承担操作系统与通用数据存储，通过智能调度策略优化AI体验并降低DRAM需求，压缩硬件成本[22] - **嵌入式端应用**：与紫光展锐深度联合开发，实测数据显示，**4GB DDR**搭配HLC技术后，20款App启动响应时间仅**851ms**，性能表现接近**6GB/8GB DDR**的正常配置水平[22] - **UFS产品性能**：搭载**14nm**制程工艺WM7200主控的UFS 2.2产品，顺序读写最高可达**1070MB/s、1000MB/s**，随机读写IOPS分别最高可达**240K、210K**，性能超越行业主流水平[22] 端侧AI SiP系统级封装技术 - **技术能力**：依托自研优势，完成SiP全流程设计，可将SoC、eMMC/UFS、LPDDR、WiFi、Bluetooth、NFC等多类芯片集成于一颗封装内，实现硬件高度集成化[25] - **应用价值**：针对AI眼镜、智能手表、POS机等对空间、轻薄度、散热有严苛要求的产品，能显著缩小硬件尺寸、优化布局及散热表现[26] - **供应链优势**：结合本土供应链核心能力，将SiP技术优势充分释放，不仅节省产品内部空间，更降低海外制造难度，灵活适配全球市场需求，提升全球竞争力[26] 行业展望与公司愿景 - **行业趋势**：人工智能浪潮正从大模型中心转向终端设备，存储的角色转变为赋能物理世界智能化的核心引擎[28] - **公司定位**：在关乎效率、功耗与成本的较量中，具备全链条创新能力的公司将在变局中锚定坐标，助力AI从云端走向万物终端，并重塑全球存储产业格局[28] - **未来理念**：公司将秉持“Everything for Memory”的理念，持续以技术创新为核心驱动力，与全球产业链伙伴携手，共同推动端侧AI产业创新发展[28]

行业动态与价格调整 - 全球前三大、台湾最大频率元件厂晶技自4月1日起调涨频率元件价格，涨幅约5%至10% [1] - 行业第二大厂台嘉硕表态，只要同业涨价，该公司也会跟进调整报价 [1] - 频率元件产业是继半导体、被动元件之后，又一个电子关键元件涨价的领域 [1] 涨价核心驱动因素 - 国际环境变动导致原物料价格大幅波动，尤其贵金属自2025年初以来平均涨幅超过六成 [1] - 频率元件订单能见度高且供不应求，推升供应链有底气喊涨 [2] - 用于AI资料中心的高规频率元件需求量正快速升温，有助于产业景气正向循环 [2] 频率元件行业概况 - 频率元件包含石英晶体谐振器或振荡器，是利用石英晶体的“压电效应”产生稳定、精确时脉讯号的电子元件，被称为电子产品的“心脏” [2] - 产品广泛用于通讯、计算机、消费电子、汽车、伺服器与工业控制领域 [2] - 晶技频率元件全球市占率约10%至12%，与日商Epson、NDK等名列全球前三大供应商 [1] 未来增长动力与趋势 - AI伺服器向高速运算、高速传输发展，将推动频率元件单价提升，例如规格从400G跳升至800G时，单价翻一倍，从800G到1.6T时单价再翻倍 [2] - 随着AI基础建设扩大，频率元件的用量也会随之增长，对产业发展有正向挹注 [2] - 电子零组件报价上涨对手机、笔电等终端产品造成一定压力，但业界分析认为可确保供应链维持正向循环与获利能力 [1]

文章核心观点 - 传统无线电频谱数据传输已接近物理极限，激光通信技术被视为解决未来太空数据传输瓶颈的关键方向 [1] - 以Transcelestial为代表的多家公司正积极开发并测试天地激光通信技术，旨在实现更高带宽、更低成本及更安全的数据传输 [1][4][7] - 尽管激光通信面临大气干扰等挑战，但其在数据吞吐量、安全性和频谱资源方面的优势，使其有望与射频通信互补，并可能重塑全球互联网连接基础设施 [4][7][8][9] 行业背景与瓶颈 - 在轨航天器数量和数据传输需求不断增长，导致传统的无线电频谱传输方式正接近其物理极限 [1] - 近十年来，行业致力于开发更高带宽的光学技术以消除数据传输瓶颈 [1] 主要参与者与技术进展 - **Transcelestial**：一家新加坡尖端科技初创公司，正在测试商用级地空激光通信终端 [1] - 已售出数百台地对地互联网激光终端 [1] - 2023年11月将演示有效载荷搭载于Open Cosmos的6GStarLab卫星送入太空，并计划在2024年进行更多发射 [1] - 测试卫星可向地球传输数据速率高达每秒1吉比特，即将发射的卫星目标带宽为每秒10吉比特，未来目标为每秒100吉比特甚至更高 [4] - 公司设想构建一个卫星星座，到2030年代初为全球未联网地区提供轨道到地面的光纤级连接 [1] - **SpaceX (星链)**：自2021年以来已在卫星间使用空间激光终端构建轨道网状网络，但仍需无线电波与地面用户连接，存在带宽限制 [1] - 星链提供的峰值用户带宽为每秒200兆比特，但会随用户增加而降低 [4] - 据报道，SpaceX也在研究地空激光通信技术以克服带宽瓶颈 [8] - **其他机构与公司**： - **NASA**：2023年测试了地面站与近地轨道卫星之间创纪录的每秒200吉比特激光链路 [4] - **中国科学院**：2023年进行了近地轨道与地面间每秒10吉比特的激光连接演示 [4] - **Astrolight**：一家立陶宛公司，开发了天地激光通信终端，计划近期发射 [7] - 曾作为北约演习一部分，测试舰艇间和地面站间的安全激光通信链路，在雨雾天气下能提供持续两周的可靠高带宽通信 [7] - **Mynaric**：一家德国激光通信开发商 [8] 激光通信技术的优势 - **高带宽**：激光频率比无线电波高，可承载多几个数量级的数据 [4] - **低成本潜力**：通过供应链管理和制造经验，可降低技术成本，使其成为主流 [5] - 过去的地空激光实验需要定制科学级设备，成本高达数百万美元 [4] - Transcelestial的目标是商业化大规模生产光学地面站，以在全球部署 [5] - **高安全性**：激光波长更窄、聚焦性更强，更能抵抗干扰和拦截 [7] - 对于激光通信，干扰者必须处于通信光束的视线范围内，这非常困难 [7] - **低每比特成本**：尽管初期价格较高，但与射频系统相比，其每比特传输成本可以降低几个数量级 [8] 商业模式设想 - **Transcelestial模式**：与星链直接服务个人用户不同，Transcelestial计划向本地电信公司提供数十至数百吉比特的带宽，再由电信公司通过本地基础设施分发给用户 [8] - **覆盖目标**：Transcelestial首席执行官Rohit Jha认为，公司可能仅需40颗卫星（而星链需要超过1万颗）即可在赤道频段（全球数十亿网络连接最差的人口居住于此）提供光纤级连接 [8] - **远期愿景**：轨道激光器未来甚至可能取代部分海底电缆，提供更便宜、更可靠且不易受敌对势力或自然灾害干扰的服务 [8] 面临的技术挑战与应对策略 - **大气干扰**：云层、湍流和天气变化会影响光链路性能，是关键技术挑战 [8][9] - **应对策略**： - **站点分集**：部署多个地面站，当一处因天气无法工作时，可中继信息至另一地点下载数据 [5][6] - **混合架构**：结合激光与射频通信，并非完全取代射频，以确保可靠性 [9]

公众号记得加星标⭐️，第一时间看推送不会错过。 最近一个月，包括天数智芯、摩尔线程、沐曦和壁仞在内的本土GPU公司纷纷发布年报。从营收来 看，这些新贵量价齐升。 天数智芯 首先看天数智芯，作为中国领先的通用GPU产品及AI算力解决方案提供商，天数智芯坚持自主开发 的原则和量产一代、设计一代、预研一代的研发节奏，持续贯彻软硬件协同设计的核心理念，不断对 产品进行迭代更新，致力于为客户提供高质量的算力。人工智能产业已经从技术突破向规模落地转 型，AI算力需求亦从单一硬件参数关注升级为硬件、软件、服务全栈能力的比拼，在此环境下公司技 术创新、商业化落地及生态建设等方面取得多项进展，进一步巩固了我们在国内通用GPU及AI算力 解决方案市场的地位。 于2025年，我们录得收入人民币1,033.6百万元，同比增长91.6%，毛利为人民币558.0百万元，同比 增长110.5%。同时，我们稳步提升研发及营运效率。我们的经调整净亏损为 人民币437.7百万元，同 比收窄32.1%。 | 收入 | 1.033.606 | 100.0 | 539,511 | 100.0 | | --- | --- | --- | --- | - ...

2022年，该公司对其电子元件业务的研发架构进行了调整，将此前分散在全国六个地点的研发基地整 合到位于冈山市中区的冈山工厂。该公司公关部门表示，此次分拆对冈山工厂的影响"目前尚不确 定"。 （来源： 编译自 eetjp ） DMB是欧姆龙的创始业务，始于1933年，最初生产用于医疗用途的"X光计时器"。此后，DMB以继 电器、开关、传感器和其他器件为核心业务不断发展壮大。欧姆龙解释说："这些高质量的器件为各 行各业的发展做出了贡献，并作为基础技术支撑着包括自动检票闸机在内的无人车站系统等社会系统 的实际应用。它们也构成了我们以工业机械为中心的控制设备业务的基础，并在支撑欧姆龙集团价值 创造的技术基础中发挥了重要作用。" 然而，尽管DMB市场预计将快速增长，尤其是在电动汽车（EV）大容量继电器市场，但随着新进入 者（主要是中国本土竞争对手）的出现，竞争日趋激烈。鉴于外部环境的这些变化，该公司解释说， 他们一直在"考虑建立一个自主的业务运营体系，以实现业务的可持续发展，包括与外部公司建立合 作关系"。尽管他们通过分拆业务在提高运营速度方面取得了一些进展，但他们"重申，在当前的商业 环境下，需要比预期更快、更大规模 ...

台积电A14工艺技术路线图 - 台积电已确认其继2nm工艺之后的下一代工艺命名为“A14”，目标是在2027年实现试生产，并于2028年开始全面量产 [1] - 为生产A14工艺，台积电正在台湾中部科学园区建设一座新的晶圆厂（Fab 25），投资额约为490亿美元 [1] - A14工艺基于台积电第二代纳米片晶体管架构，与2nm工艺相比，在相同功耗水平下性能提升15%，功耗最多可降低30%，逻辑密度提升超过20% [1] - 根据官方数据，A14工艺相比N2工艺，在相同功耗下可实现10%至15%的性能提升，在相同频率下功耗降低25%至30%，晶体管密度（针对混合芯片设计和逻辑电路）提高20%至23% [4][6] - A14工艺的首个量产版本（2028年）不包含背面供电轨，计划在2029年推出带有超强电源轨背面供电的版本（预计命名为A14P），后续还将推出最高性能版本（A14X）和成本优化版本（A14C） [9][11] 台积电A14工艺的竞争策略与客户锁定 - 台积电在A14工艺初期将先利用现有的低数值孔径EUV设备应用多重曝光技术，随后在2027年第三季度左右逐步引入下一代高数值孔径EUV设备，采取“稳定技术领先”策略 [2] - 业界预计A14工艺将成为2028年发布的“iPhone 20”以及下一代AI服务器芯片的关键生产基地 [2] - 三星电子已将其1.4nm工艺的量产目标调整至2029年，台积电通过确认2027年试生产和2028年量产的计划，在先进制造工艺的竞争中占据了优势地位 [2] - 分析师指出，台积电的低功耗、高能效工艺路线图将产生强大的“锁定”效应，从而留住苹果和英伟达等主要客户 [2] 三星电子的技术追赶计划 - 三星电子的晶圆代工部门已设定目标，力争在2030年前推出1纳米工艺，旨在与台积电展开全面技术竞争 [12] - 1纳米技术引入了一种名为“Fork Sheet”的新结构以实现器件微型化，该技术旨在缩短GAA器件之间的距离，从而在相同芯片面积内容纳更多器件 [12][13] - 三星电子的晶圆代工业务全球市场份额与台积电差距约为十倍，但其在技术上持续竞争，例如在2022年推出了全球首款采用3纳米工艺的GAA器件 [14] - 三星电子去年从特斯拉获得价值165亿美元的2纳米AI芯片供应合同，并正在为其开发名为“SF2T”的定制工艺，计划于2027年在美国泰勒的新晶圆厂开始生产 [14] - 三星电子系统LSI事业部正在加速开发新的2nm工艺，包括用于智能手机应用处理器的“SF2P”工艺，目前2nm工艺良率已超过60% [15] Rapidus的发展规划 - 总部位于日本的Rapidus公司计划于2026年底开始生产客户设计的2纳米测试芯片，目标在2027年实现量产 [15] - 该公司首席技术官表示，Rapidus的目标是在1纳米制程节点上将与台积电的技术差距缩小到六个月左右 [15] - Rapidus的硅芯片制造计划于2027年启动，封装则计划于2028年启动 [24] 2纳米及以下工艺的技术挑战 - 在2nm及以下尺寸，器件特征缩小以实现每瓦性能提升的目标变得极为复杂，几个原子的偏差或纳米级的空隙都可能影响性能和可靠性 [17] - 复杂性在各个层面爆炸式增长，多芯片组件可能包含数百亿甚至数千亿个晶体管，需要跨越传统壁垒的多个专业领域进行管理 [17] - 从鳍式场效应晶体管过渡到环栅纳米片器件，其三维复杂性比之前的过渡高一个数量级，涉及更多种类的材料 [18][19] - 工艺尺寸缩小到3nm以下会导致栅极漏电流增加和热密度升高，目前采用环栅场效应晶体管（纳米片）作为解决方案 [25] - 几乎所有前沿芯片设计都针对特定供应商或工作负载，从设计到最终芯片成品的总成本很容易超过1亿美元 [19][20] 多芯片架构与异构集成趋势 - 单芯片扩展已不再足够，多芯片架构因能扩展性能、实现异构性并提高经济效益而继续发展 [22] - 几乎所有尖端芯片都是异构的，结合了不同工艺节点开发的芯片，并使用中介层或桥接器进行连接 [21] - 管理不同节点芯片组之间的信号流量是一项挑战，因为老节点的I/O速度和数据传输速度通常较慢 [22] - 扩展到最先进工艺节点的最大优势在于降低每平方毫米的功耗，而不仅仅是增加晶体管数量 [24] - 如果真正的3D-IC设计能够成功部署，逻辑和存储器之间垂直传输信号的距离将显著缩短，性能和功耗有望再提升一个数量级甚至更多 [27] 行业面临的全局性挑战与解决方案 - 在2纳米及以下制程中，几乎所有挑战都相互关联，孤立解决一个问题很可能导致其他地方出现更棘手的问题 [26] - 裕量管理成为关键挑战，静态保护带方法已不可行，需要直接测量并在产品生命周期内实时监测时序裕量 [26] - 随着尺寸缩小和公差收紧，每个新节点的工艺变异性都构成更严峻的挑战，必须在制造流程的早期阶段和更多工艺步骤中逐步解决 [28][29] - 行业正在开发未来可能用上的技术，如高数值孔径EUV光刻技术和多束电子束光刻技术的进步，以提升埃级芯片的印刷精度和良率 [29] - 定义新节点的不仅仅是尺寸缩放，还有功耗、性能、面积和成本的综合提升，在这些方面仍有很大的提升空间 [31]

公司融资与估值 - 公司成功完成4亿美元（约30亿人民币）的IPO前融资，由未来资产金融集团和韩国国家增长基金领投 [1] - 此轮融资后，公司估值达到23.4亿美元 [1] - 融资将主要用于拓展美国市场，并进一步开发功能更强大、效率更高的AI加速器和系统 [1][9] 公司战略与市场拓展 - 公司当前主要目标客户是大型AI实验室，例如Meta和xAI，而非亚马逊、微软等超大规模数据中心运营商 [1] - 公司正在美国与一些客户进行积极的概念验证试验 [1] - 公司在韩国本土市场站稳脚跟后，正积极向全球扩张，已在日本、沙特阿拉伯、台湾和美国开设办事处 [5] - 公司计划凭借其全新的RebelRack和RebelPods产品赢得全球企业客户 [5] 产品与技术定位 - 公司的芯片专注于AI推理（运行AI应用程序的过程），而非训练，这与英伟达等公司的侧重点形成差异 [1] - 公司销售由Rebel100 NPU芯片组成的服务器系统 [2] - 公司声称其芯片在推理能力上，相比竞争对手提供了更高的能效和性能 [2] - 公司产品采用机架级计算平台设计，无需企业采用液冷或超高功率密度机架，可部署到现有风冷数据中心 [4][7] 产品规格与技术细节 - Rebel100加速器采用芯片组架构，由三星制造和封装的四个计算芯片组成，而非台积电制造的单芯片 [6] - 该处理器由四个HBM3e堆栈供电，总容量为144 GB，总带宽为4.8 TB/s [6] - 芯片采用PCIe卡封装，TDP为600瓦，参考设计将八张卡塞进一个风冷节点 [6] - RebelRack系统配备四个节点，共32个加速器，提供64 petaFLOPS的FP8计算能力，4.6 TB的HBM3e内存，以及153.6 TB/s的总内存带宽 [7] - 对于更大规模部署，公司提供RebelPod，可从8个节点扩展到128个节点，每个节点有8个加速器，通过800 Gbps以太网互连 [7] 供应链与合作伙伴优势 - 公司面临内存芯片（特别是HBM）供应短缺的挑战，但表示其需求巨大 [2] - 由于全球最大的两家内存制造商三星和SK海力士都是公司的投资方，公司在获取内存供应方面相比其他初创公司“处于最有利的地位” [2][6] - 公司的HBM内存主要从三星采购 [6] - 公司是韩国政府“K-Nvidia”计划的核心举措之一，旨在提振国内半导体产业 [3] - 公司的投资者包括三星、SK海力士和沙特阿美 [3] 软件生态与商业化 - 公司的软件栈基于开源框架，如vLLM、PyTorch、Triton和llm-d，旨在降低用户的使用门槛 [8] - 公司是PyTorch基金会的成员，这在AI芯片初创公司中并不常见 [9] - 公司拥有“强劲的收入来源”，但未透露具体销售数据 [2] - 公司产品已在韩国国内市场的电信公司、服务提供商和企业终端用户中得到部署，应用场景包括呼叫中心、客户服务和闭路电视监控等 [5] 未来发展计划 - 公司正在准备首次公开募股（IPO），但未透露具体时间表或上市地点 [1] - 据最新报道，公司最早可能在今年或明年初提交IPO申请 [9] - 公司未来将重点发展网络架构 [7]

台积电2纳米制程产能极度紧张 - 台积电最先进的2纳米工艺产能已排满至2028年，主要由于英伟达、AMD、高通和苹果等大型科技公司对AI芯片的需求旺盛[1] - 台积电位于美国亚利桑那州的Fab 4工厂计划于2030年量产2纳米以下制程，但尚未动工，产能已全部预订完毕[1] - 台积电的2纳米制程（N2）于过去半年进入量产，首波主要客户为苹果，预计用于新款MacBook芯片，产能瓶颈预计持续至明年以后[3] - 截至2026年1月，台积电2纳米产能已达到每月50,000片以上晶圆，并计划在2026年底前将月产能提升至120,000至140,000片[6] - 台积电2纳米所有产能目前已全数售罄，客户需支付比3纳米高出50%的溢价（每片晶圆约3万美元）来争夺产量[6] 行业需求结构与客户权力转移 - 2025年，英伟达已超越苹果，成为台积电营收贡献度最高的客户，预计2026年英伟达将占台积电营收份额的20%，领先苹果的16%[5][6] - 英伟达2026财年的增长率高达62%，而苹果的产品营收增长仅为3.6%，台积电2025年的营收成长几乎完全由高效能运算驱动[5] - 一颗英伟达Blackwell或Rubin GPU的晶粒面积超过800平方毫米，而苹果A20芯片仅约100至120平方毫米，每生产一颗英伟达GPU会消耗相当于6到8颗iPhone芯片的物理空间[6] - 台积电执行长魏哲家于2025年8月告知苹果，其将面临“多年来最大幅度的涨价”，且不再享有保证产能的特权[6] - 台积电2025年第四季毛利率高达62.3%，反映出其在供不应求环境下的强大议价力[7] 三星电子作为替代选择的机遇与挑战 - 台积电在全球晶圆代工市场占据72%的绝对优势，而三星电子仅占7%，但目前只有这两家公司拥有先进的2纳米制程技术[2] - 台积电产能受限被视为三星电子的机遇，三星已获得特斯拉和英伟达的订单，并计划利用其位于美国德克萨斯州泰勒市的工厂瞄准大型科技客户[2] - 三星代工部门长期亏损，但获得新订单提升了其今年扭亏为盈的前景[2] - 三星面临的关键挑战在于证明稳定的良率（无缺陷芯片的比例）以赢得客户信任，从而超越替代选择，成为首选[2] 行业竞争格局与供应链策略变化 - 随着人工智能GPU体积变大且单价提升，客户更愿意接受涨价以换取稳定供应，由新创公司与云端服务商发动的军备竞赛使产能竞争比疫情期间更加严峻[3] - 台积电的3纳米制程在去年创造约250亿美元营收，规模较前一年翻倍成长[3] - 为缓解供应链焦虑，台积电宣布于日本熊本厂增设3纳米产线，并持续推动美国亚利桑那州与台湾新厂的建设[3] - 面对产能受限与成本攀升，苹果采取了15年来首次的重大策略转向，宣布与英特尔达成代工合作，预计在2027年将入门级M系列芯片转往Intel 18A制程生产[7] - 苹果与英伟达的竞争已延伸至“先进封装”领域，双方将在台积电的3D先进封装产线上“正面对撞”，业界普遍认为未来几年半导体产业将进入“封装为王”的时代[7]

文章核心观点 - 剑桥大学研究团队开发出一种新型氧化铪忆阻器 其工作电流比传统氧化物基器件低约一百万倍 并有望将神经形态系统的计算功耗降低70%以上 [1] 技术原理与创新 - 新型器件采用在氧化铪中添加锶和钛的多组分薄膜 通过两步法沉积形成内部p型Hf(Sr,Ti)O2层与n型氮氧化钛层的pn异质界面 电阻变化通过改变界面能垒高度实现 而非传统的丝状电阻开关机制 [2] - 该设计使器件能在低于10纳安的电流下平滑切换状态 同时产生数百个不同的电导水平 [1] 性能优势 - 器件展现出低于或等于10⁻⁸安培的开关电流 超过10⁵秒的保持时间以及超过5万次脉冲切换循环的耐久性 [2] - 使用1.0V脉冲实现了超过50倍的电导调制范围 且未出现饱和现象 在数百个不同电导水平上操作 [2] - 由于在界面处进行切换 器件在每次循环及每个器件之间都表现出极佳的一致性 克服了传统丝状器件的随机行为问题 [2] 行业意义与应用潜力 - 忆阻器作为双端器件 可在同一物理位置存储和处理数据 避免了传统计算机架构中在独立存储器和处理单元间进行耗能的数据传输 [1] - 基于此类忆阻器构建的神经形态系统 可以将计算功耗降低70%以上 [1]