DRAM技术演进 - 1990年代DRAM采用平面n沟道MOS FET作为单元晶体管标准结构，但21世纪面临短沟道效应和关断漏电流问题，促使开发横向微型化晶体管结构[1] - 2010年代DRAM单元阵列布局改进使单元面积从8F²缩小到6F²，面积减少25%，6F²布局成为大容量DRAM标准[1] - 10nm以下DRAM将转向4F²布局，采用垂直沟道晶体管(VCT)结构，位线、沟道和电容器垂直排列[3][4] - 三星开发S2CAT(自对准2间距单元阵列晶体管)和VS-CAT(垂直堆叠单元阵列晶体管)3D DRAM原型，通过晶圆键合技术堆叠存储单元阵列与外围电路[6][8] NAND闪存技术突破 - 平面NAND闪存在2010年代初达到小型化极限，3D化成为突破方向，单元串从水平转为垂直方向，电荷存储量增加且干扰减少[10][12] - 3D NAND实现多值存储标准(单单元存储3位数据)，堆叠层数从2010年代初32层发展到2020年代中期300多层，高度增加约10倍[12] - 采用CuA(CMOS under Array)布局减少硅片面积，但面临堆叠增加导致的蚀刻困难和相邻单元干扰问题[12] - 铁电薄膜技术替代传统ONO膜，通过极化方向决定逻辑值，支持3-4位/单元多值存储，降低编程电压并抑制阈值电压波动[13][14][16] 行业技术动态 - imec公布纯金属栅极技术可将3D NAND层间距缩小至30nm，铠侠展示实现高速随机存取的多级编码技术[18] - NEO Semiconductor开发类似3D NAND结构的3D X-DRAM技术，Macronix改进3D DRAM采用水平字线+垂直位线结构[18] - 美光科技开发高性能铁电存储器材料，佐治亚理工学院实现铁电电容器小信号无损读出工艺[19] - 清华大学展示兼容40nm工艺的3.75Mbit嵌入式电阻式存储器，旺宏国际优化交叉点存储器OTS选择器性能[20]