DRAM技术演变 - 1990年代采用平面n沟道MOS FET作为DRAM单元晶体管标准结构 进入21世纪后短沟道效应和关断漏电流问题促使开发横向微型化晶体管结构 [1] - 2010年代通过改进阵列布局将单元面积从"8F2"缩小至"6F2" 相同加工尺寸下面积减少25% 该布局至今仍是大容量DRAM标准 [1][3] - 10nm以下DRAM将转向"4F2"布局 采用垂直沟道晶体管(VCT)结构 位线/沟道/电容器垂直排列 [4][5][7] - 三维DRAM(3D DRAM)通过垂直堆叠单元提升容量 三星开发VS-CAT技术实现存储单元阵列与外围电路晶圆键合 [7][9] NAND闪存技术突破 - 平面NAND闪存2010年代初达到小型化极限 3D化成为突破方向 垂直单元串结构使电荷存储量提升且干扰减少 [11][13] - 3D NAND堆叠层数从2010年代32层发展到2020年代300层 采用CMOS under Array布局缩小硅片面积 [13] - 铁电薄膜技术替代传统ONO膜 通过极化方向决定逻辑值 已实现4位/单元存储 可降低编程电压并抑制阈值波动 [14][15][17] 行业前沿技术动态 - imec推出纯金属栅极技术使3D NAND层间距缩至30nm 铠侠开发多级编码技术提升闪存随机存取速度 [18] - NEO Semiconductor展示类3D NAND结构的3D X-DRAM技术 Macronix改进晶闸管控制3D DRAM [18] - 美光科技开发高性能铁电存储器材料 佐治亚理工学院实现铁电电容器小信号无损读出 [19] - 清华大学推出兼容40nm工艺的3.75Mbit嵌入式电阻存储器 旺宏国际优化OTS选择器性能 [19]