DRAM技术发展趋势 - DRAM制程微缩放缓，长远命题在于从2D转向3D架构，混合键合方案改进了Micro bump的堆叠高度限制等问题，代表3D DRAM未来技术路径 [3] - 与Micro Bump堆叠技术相比，混合键合不配置凸块，可容纳较多堆叠层数和较厚的晶粒厚度，改善翘曲问题，芯片传输速度较快且散热效果较好 [3] - 三大HBM原厂已确定于HBM5 20hi世代使用Hybrid Bonding技术 [3] AI端侧技术趋势 - NPU作为协处理器的运用叠加3D DRAM极有可能是下一代的端侧技术趋势 [1][2][4] - 海外硬件大厂在储备能让AI"泛在"与"常开"的技术，小型MoE模型Qwen3-30B-A3B激活10%参数量却能超过满血模型，为端侧应用提供模型基础 [4] - 当前AI端侧推理速度的主要瓶颈在内存带宽而非算力，3D DRAM可解决内存限制问题 [5] 技术性能与案例 - 高通骁龙8GEN3 NPU算力约45 TOPs，内存带宽约67 GB/s，运行7B大模型时内存带宽限制约4.8 tokens/s，远低于计算能力限制的3215 tokens/s [5] - 若采用800 GB/s内存带宽，高通骁龙8GEN3的内存限制将提升至57 tokens/s [5] - 兆易创新、青耘科技、光羽芯成、华邦电、高通等公司均发力3D DRAM+NPU方案 [5] AI模型发展 - AI应用走向百花齐放而非高度范化的统一模型，硬件侧为应用落地酝酿新技术储备 [4] - MOE模型驱动小的大模型发展，小型MoE模型Qwen3-30B-A3B激活参数数量是QwQ-32B的10%，表现更胜一筹 [4]