半导体技术演进 - 领先的晶圆代工厂和IDM厂商正朝着2纳米技术节点的量产迈进，GAA纳米片晶体管将发挥核心作用，旨在缩小SRAM和逻辑标准单元尺寸 [1] - GAA纳米片器件垂直堆叠多个纳米片状导电沟道，允许缩小逻辑标准单元高度或增加驱动电流，栅极从各方向包围通道增强控制 [1] - 在过渡到CFET技术前，GAA纳米片技术预计持续至少三代，CFET量产从A7节点开始才可行，GAA纳米片时代将延伸到A10节点 [2][3] - Forksheet架构作为非破坏性技术，比常规GAA纳米片具有更大扩展潜力，2017年由imec推出，通过电介质壁隔离nMOS和pMOS实现更紧密间距 [4] - Forksheet架构允许单元高度缩小至90nm，同时提供性能提升，采用三栅极叉形结构控制薄片 [4] Forksheet技术发展 - imec在VLSI 2021展示300毫米内壁forksheet工艺流程可制造性，证实其能将逻辑和SRAM纳米片微缩路线图扩展到A10节点 [5] - 内壁forksheet面临可制造性挑战：介电壁需薄至8-10nm，暴露于前端制程蚀刻步骤，p/n掩模对准困难，阻碍pn连接栅极，三栅极架构存在控制风险 [7] - imec在VLSI 2025展示外壁forksheet架构，将介电壁置于标准单元边界处，wall-last集成方法简化工艺，wall宽度可放宽至15nm [9][11][12][17] - 外壁forksheet允许轻松连接n和p器件栅极，形成Ω-gate增强控制，TCAD模拟显示刻蚀5纳米介电壁可提高驱动电流25% [18][20] - 外壁forksheet实现全沟道应变潜力，通过源极/漏极应力源提高载流子迁移率，Si spine支持源极/漏极外延生长 [21][22][23] 性能与优势 - 外壁forksheet在A10节点实现90nm逻辑标准单元高度，相比A14纳米片的115nm更具优势，减小寄生电容 [13][15] - 基准研究显示外壁forksheet的SRAM单元面积减少22%，环形振荡器模拟频率与A14和2nm节点一致，全沟道应力避免33%驱动电流损失 [26][28] - 外壁forksheet相比内壁设计在工艺简化、wall宽度、栅极连接、栅极控制和全沟道应变五个方面有改进 [16][17][18][21] 未来展望 - Forksheet架构旨在将纳米片路线图扩展到A10节点，为CFET量产做准备，外壁forksheet提升性能和可制造性 [30] - imec研究外壁forksheet与CFET架构的兼容性，探索CFET从该扩展助推器中获得PPA效益的潜力 [30]