芯片制造技术进展 - 中国北京大学展示FlipFET设计 实现与CFET类似PPA而无需单片或顺序集成难题 [2] - FlipFET工艺在晶圆正面形成FinFET NMOS 背面形成FinFET PMOS 两者性能良好 [8] - FlipFET关键工艺步骤包括晶圆翻转和背面晶体管形成 共8个主要步骤 [11] - FlipFET优势在于自对准晶体管堆叠 无需高纵横比工艺 但面临成本和良率挑战 [12] - 中国实验室进一步创新FlipFET设计 包括自对准栅极和4堆叠晶体管方案 [13] DRAM技术发展 - DRAM面临4F2和3D两个拐点 6F2架构只能扩展到1D节点 [16] - 4F2单元尺寸为6F2三分之二 理论上密度可提高30% [23] - 4F2关键推动因素是垂直沟道晶体管 但制造难度更高 [24] - 4F2架构面临高纵横比蚀刻和沉积挑战 需EUV图案化 [31] - 3D DRAM同步开发中 中国芯片制造商可能成为该领域颠覆者 [36] 台积电技术创新 - 台积电研发BEOL金属层内eDRAM阵列 释放前端晶体管和底层金属层 [38] - 台积电4Mbit宏位密度63.7 Mb/mm² 未来几代技术潜力巨大 [41] - 台积电展示CVD生长二维材料NSFET 采用新颖"c形"接触方案降低电阻 [50][52] - 台积电广泛讨论forksheet架构 可能预示未来技术路线 [59] 二维材料应用 - 二维材料预计将在10A节点(约2030年)成为必要 聚焦TMD单层材料 [47] - 台积电展示NMOS器件 英特尔展示PMOS和NMOS器件 并在300mm晶圆试产 [52] - 二维材料生长是工业化关键障碍 目前主要采用CVD直接生长方案 [50] - 英特尔改进二维晶体管接触工艺 但仍依赖材料转移而非生长 [55] 先进晶体管架构 - Forksheet是GAA演进 通过介电壁使NMOS和PMOS更紧密连接 [56] - Forksheet面临制造挑战 需开发能承受工艺处理的超低k材料 [58] - CFET预计2030年左右推出 台积电/英特尔/三星/IMEC方案趋同 [63][64] - 英特尔展示CFET+背面供电集成方案 解决供电难题 [67] 英特尔18A工艺 - 英特尔18A工艺SRAM尺寸比Intel 3缩小30% [72] - 结合GAA晶体管和PowerVia背面供电 形成新金属堆叠架构 [74] - 在1.1V下时钟速度提高25% 0.75V下性能提高18%功耗降40% [74] - 预计2025年下半年量产 密度略低于台积电N3P [78] 数字孪生技术 - 数字孪生涵盖原子级到晶圆厂级模拟 加速设计优化 [79][80] - 新思科技QuantumATK套件用于原子级材料工程模拟 [82] - Lam Research SEMulator3D软件用于虚拟晶圆制造优化 [87] - 目标实现"无人值守"晶圆厂 设备需具备预测性维护能力 [89][92]