下一代高速互连技术发展 - 行业核心目标是提高数据速率、降低延迟、提升可靠性、降低功耗并控制成本 448G SerDes将成为扩展1.6T以上以太网的基础电气层 并赋能人工智能、存储和云规模计算领域[2] - 人工智能和通用网络应用性能需求差异化 多个标准组织贡献技术 电气PHY实现要求日益复杂 行业需要快速行动并解决广泛的技术和部署变量[2] - 超大规模网络运营商和大型企业运营商正在制定基础设施路线图 涵盖短距离铜缆和长距离光纤部署[2] 技术成熟度与标准进展 - 每通道224G SerDes技术已迅速成熟 为448G双通道架构提供技术基础 使早期原型设计成为可能[3] - 光互联网络论坛(OIF)于2024年7月启动CEI-448G框架项目 定义信道特性、调制目标和可达性目标[3] - IEEE P802.3dj工作组将以太网标准扩展至1.6T和每通道200G 超级以太网联盟(UEC)和UALink使电气接口规范与人工智能架构对齐[3] - 存储网络行业协会(SNIA)汇聚人工智能、存储和网络领域观点 开放计算项目(OCP)推动以部署为导向的规范[3] 调制技术方案选择 - 主要调制候选方案包括PAM4、PAM6、CROSS-32、DSQ-32、PR-PAM4、BiDi-PAM4、SE-PAM4和DMT 在带宽效率、信噪比、复杂性和兼容性间存在不同权衡[4] - PAM4具有向后兼容性和光学实现一致性 但需要更高电路带宽 PAM6减轻带宽负担但增加DSP复杂性和降低噪声容限[5] - 二维星座图如CROSS-32和DSQ-32可改善符号模式检测器容限 但需要更复杂检测算法 BiDi-PAM4和SE-PAM4保持I/O数量但带来信号恢复挑战[5] 部署环境与通道拓扑 - 人工智能部署倾向于短且低损耗路径 如直连铜缆、近封装互连或共封装光模块(CPO) 以简化均衡并降低延迟[5] - 一般网络前面板光模块需要更长PCB走线、多个连接器或重定时器 增加信号衰减和接收器复杂性[5] 设计挑战与技术实现 - 448G PHY需要精确时序恢复、先进前馈和判决反馈均衡 以及高分辨率ADC/DAC操作 单位间隔极短[6] - 从PAM4升级到PAM6使符号转换数量从16个增加到36个 展开DFE中比较器数量从16个增加到36个 检测器位宽从2位增加到3位 需要更高精度并可能带来更高功耗[6] - 调制选择、封装策略和热约束需综合考虑 目前尚未发现明显实施优势方案[6]