公司核心技术方案 - 推出“功能解耦、灵活集成”的货架芯粒方案，通过通用型HUB Chiplet与功能型Functional Chiplet组合，解决传统ASIC SoC大芯片研发周期长、成本高、风险大的痛点 [3] - 通用型HUB Chiplet搭载12核ARM Cortex A72 CPU，支持PCIe 5.0 8lane、78GB/s DDR带宽及256GB/s D2D高速互联，集成视频/图像处理等核心通用IP [3][19] - 功能型Chiplet覆盖GPU和NPU两大品类，其中GPU芯粒具备1.3TFLOPS@FP32算力与32GPix/s像素填充率，NPU芯粒INT8精度算力达50TOPS，支持多精度运算 [3][19] 芯粒互联与封装技术 - 自主研发PB-Link车规级芯粒接口，遵循国内ACC1.0标准，支持8通道×32Gbps传输带宽，误码率<10⁻¹⁵，适配2D/2.5D封装及不同工艺制程互联 [4][11] - 接口通过-40℃~125℃全温度范围测试与ASIL-D认证，搭配全国产化封装、基板、测试供应链 [4][11] - 多类封装方案已验证成熟，包括1拖6、4拖10、4×2×2等形式，HUB芯粒可灵活级联，实测跑大模型整体效率超90% [5][13] 原型验证平台与成本优势 - 预告全球唯一的HUB+FPGA原型验证平台，集成12核ARM Cortex A72处理器及80TOPS高性能可重构协加速器，预计12月正式推出 [5][14] - 依托货架芯粒的复用性与模块化设计，可将传统芯片研发的NRE费用降至五分之一到十分之一，大幅缩短产品上市周期 [5][19] 行业影响与生态构建 - 芯粒技术成为破解高端芯片发展瓶颈的关键，公司方案以开放架构构建“IC设计商-IP提供商-封装企业”协同生态 [6][18] - IC设计商可直接采购标准化IP裸片，灵活组合成定制化方案，无需重复投入大IP流片 [6][18] - 方案助力企业快速切入AI、汽车电子、工业控制等高端芯片领域 [6]