文章核心观点 - NAND闪存是数据存储的关键技术，行业正通过增加3D堆叠层数、提升单元密度和采用新技术来应对AI驱动下爆炸性增长的数据存储需求[2][10] - 随着3D NAND技术逼近物理极限，行业转向z间距缩放以持续降低成本，但面临单元干扰和电荷迁移等挑战[13][15] - imec开发的气隙集成和电荷陷阱层切割技术是解决上述挑战、实现未来z间距缩放的关键推动因素，有望支持存储密度在2030年达到约100 Gb/mm²[17][26][32] 3D NAND技术演进与市场驱动 - NAND闪存作为非易失性存储器广泛应用于从智能手机到数据中心的各个电子领域，并为AI模型训练提供高效存储方案[2] - 行业通过从二维NAND过渡到三维NAND以及增加每个芯片的存储单元层数（商用最高可达四比特）来提高存储密度[2] - 数据存储需求爆炸式增长驱动芯片公司竞相提高存储单元密度（以Gb/mm²为单位），同时降低每比特成本[2] 电荷陷阱单元与GAA架构 - 电荷陷阱单元取代浮栅晶体管，将电荷存储在绝缘体中，降低了单元间静电耦合，提高了读写性能并为更高存储密度铺平道路[3] - 全环栅架构已广泛应用于3D NAND闪存，存储单元堆叠成垂直链并通过水平字线寻址[5] - 电荷陷阱单元在3D NAND中通过GAA垂直沟道方法实现，制造过程涉及导体和绝缘层交替堆叠、钻孔及沉积，形成"通心粉沟道"结构[9] 存储密度提升路径与挑战 - 主流厂商正在推出超过300层堆叠的3D NAND芯片，预计到2030年堆叠层数将达1000层，相当于约100 Gbit/mm²的存储容量[10] - 提升存储容量的方法包括增加每个单元的比特数、减小单元横向间距、采用层叠技术（如将四层250层单元堆叠成1000层芯片）以及CMOS键合阵列技术[12][13] - 挑战在于如何在30微米厚的堆叠层中保持工艺均匀性，并对高深宽比刻蚀和沉积工艺提出更高要求[10][13] Z间距缩放的技术挑战 - 缩小存储层之间的z间距（目前约40纳米）是持续降低成本的关键，旨在减小字线层和氧化硅层厚度以在有限高度内堆叠更多层[13][15] - z间距缩放若不优化会导致阈值电压降低、数据保持能力下降、编程擦除电压增加、功耗上升以及相邻单元栅介质击穿风险[15] - 负面效应根源在于单元间干扰（栅极控制能力减弱导致静电耦合）和横向电荷迁移（电荷从垂直SiN层中迁出影响数据保持）[15][16] 气隙集成技术方案 - 在相邻字线间集成气隙可降低介电常数，从而减少存储单元间的静电耦合，是解决单元间干扰问题的潜在方案[17] - imec提出通过在沉积ONO堆叠前对栅间氧化硅进行凹陷，从存储孔区域内部引入与字线自对准的气隙，实现精确放置且具备可扩展性[22] - 测试表明带气隙器件对相邻单元干扰更不敏感，且不影响内存性能及可靠性（耐久性达1000次编程/擦除循环），是未来z间距缩放的关键步骤[22][24] 电荷陷阱层切割技术前景 - 电荷陷阱层切割（将气隙引入阻挡氧化层和电荷陷阱层区域）可增大存储单元的存储窗口，帮助每个单元实现更多电平以存储更多位数[26][29] - 该技术还能防止捕获电荷沿堆叠高度方向横向迁移，但集成挑战在于需要对极深窄孔壁进行定向蚀刻和沉积，imec正与供应商合作开发新技术[26][29] - imec计划将电荷陷阱切割与气隙集成结合，为z间距缩放挑战提供完整解决方案[29] 未来创新架构与发展路线 - 传统电荷陷阱单元架构收益开始放缓，存储器密度提升可能在本十年末前趋于平缓[32] - 研究人员正探索创新单元架构，如水平排列导电通道或沟槽式架构连接电荷陷阱单元，以大幅提高比特存储密度[32] - 多项在研技术将使行业逐步迈向100 Gb/mm²的数据存储目标，该需求主要由云计算和AI应用驱动[32]