CXL 4.0 规范技术要点 - CXL联盟在SC25大会上发布CXL 4.0规范，将传输速度从64GTs提升至128GTs，带宽翻倍且无额外延迟 [2][4][11] - 新规范支持设备间高速数据传输，保留256B Flit格式，引入原生x2宽度概念以支持更大扇出，并支持最多四个重定时器以扩展通道覆盖范围 [7][11][12] - CXL 4.0实现捆绑端口功能，能够合并主机和CXL加速器之间的设备端口以提高连接带宽，尤其有益于AI应用 [6][7][12] - 规范提升了内存的可靠性、可用性和可维护性，旨在提高错误可见性和维护效率，同时完全向下兼容CXL 3.x、2.0、1.1和1.0版本 [5][6][12] CXL技术对人工智能的重要性 - AI工作负载正重塑数据中心基础设施，训练基础模型需要巨大内存容量，常超过单个GPU可用容量，CXL通过内存池化提供变革性解决方案 [14][15][19] - CXL是一种开放标准互连技术，专为连接CPU、GPU、加速器和内存设备设计，具有低延迟和完全缓存一致性，确保异构处理器间数据同步 [19] - CXL引入内存池化功能，允许内存动态分配给不同设备，消除闲置容量，提高利用率，并支持分层内存以平衡速度、容量和成本 [17][19] - CXL使业界从静态孤立架构转向灵活网络计算，为下一代AI系统铺平道路，支持大型语言模型跨节点内存池化，减少内存重复使用 [17][19][20] CXL技术带来的行业变革 - CXL技术引入光纤网络拓扑、多级交换及跨主机一致性内存共享，使整个服务器机架能作为统一灵活的AI架构运行 [21] - 超大规模数据中心、云服务提供商和高性能计算设施已开始试点部署CXL，从英特尔、AMD到三星、HPE等厂商已将其纳入产品路线图 [21] - CXL代表从以服务器为中心的计算到以架构为中心的AI基础设施的转折点，为下一代可扩展的AI和LLM系统奠定基础 [21]