文章核心观点 - AI驱动的新算力周期正推动芯片设计体系发生方法学级别的重构，EDA的角色从“设计工具”升级为AI算力体系的底层操作系统[1] - 芯和半导体提出“为AI而生”的双轮驱动战略，即“EDA for AI”和“AI+EDA”，以应对Chiplet、多物理场仿真、系统级协同等新挑战[7][8][12] - EDA的未来被定义为跨尺度、跨物理、跨系统的“算力工程学”，公司正致力于通过协同创新推动国产设计工具走向工程实用，提升AI算力基础设施的稳定性与性能[14] 后摩尔时代EDA面临的挑战与转变 - 摩尔定律失效后，行业需从系统角度出发解决问题，例如采用近存或存内计算，通过Chiplet架构将GPU与存储芯片进行3D或2.5D堆叠，这对EDA提出了极高要求[3] - 算力架构从单芯片向多芯粒、超节点方向演进，EDA工具需适应“多芯粒、跨工艺、异构封装”的新需求，重点在于保持灵活性、可扩展性与高带宽互联[4] - 真正的系统级仿真与传统EDA差别巨大，例如在超算中心场景中，大量GPU同时工作产生的同频共振会导致电流激增、阻抗大幅波动，对供电系统构成巨大挑战[5] Chiplet技术路径与多物理场仿真 - Chiplet发展分为两个阶段：第一阶段是2.5D集成，解决算力问题；第二阶段是3D堆叠，针对大算力场景，而AI的真正大规模应用在端侧市场[4] - 实现“感存算传输”一体化需集成传感、存储、光电模块、MEMS、RF等不同工艺、频段、速率的器件，并考虑电、热、应力等多物理场协同分析[4] - 跨尺度仿真分析难度陡增，芯片是微纳级，封装是毫米/厘米级，PCB板卡是分米级，机柜是米级，需平衡运算规模与刻画精度[4] - 多物理场仿真可能是Chiplet未来的求解方式，借助AI在早期架构探索阶段快速进行供电、散热、应力分析，可大幅缩短设计周期[4] EDA for AI：赋能AI硬件全链路 - “EDA for AI”战略旨在利用EDA工具赋能从芯片到封装、PCB，再到互连、整机系统的整个AI硬件设计和仿真分析链路[10] - 在芯片级，通过异构集成、3D IC、2.5D/3D封装、多物理场仿真等方式帮助AI芯片设计突破摩尔定律限制[10] - 在系统级，针对Scale Up（多个算力卡高效互连）和Scale Out（多个机柜横向连接成AI工厂）产生的挑战，如高速信号、电源、电-热-应力互相干扰，提供协同仿真和优化[10] - 为解决AI机柜散热问题（如72颗芯片，每颗功耗800-1000瓦），创新方案包括将散热器直接放在晶圆上散热，以及在中介层中打开微流道从内部导热[6] AI+EDA：驱动设计流程智能化 - “AI+EDA”战略核心是提供多智能体XAI平台，从建模、设计、仿真、优化等多方面赋能，具备大规模参数空间探索能力，帮助设计师快速找到最优解[12] - 典型应用覆盖工程师大部分工作，包括工艺建模、器件建模、IP建模、仿真和算力预测、智能优化、智能知识库、智能自动化和生成式脚本[12] - 目标是将EDA工具从“被动工具”向“主动协同者”直至“真正的劳动力”进化，让设计师摆脱重复劳作，专注产品创新[12] - 据统计，工程师花在设计上和仿真上的时间比约为1:几十，融入AI大模型和智能体可大幅提高效率[12] 产业生态与公司定位 - EDA是集成电路领域从业人员最少、市场占比仅1.3%的行业，但其作用如同“脖子”，连接大脑和心脏，至关重要[7] - 芯和半导体自2017年开始布局Chiplet技术，经过七八年迭代，已获得国内外多家客户肯定，并荣获有“中国工业界奥斯卡”之称的工博会CIIF大奖，是首家获此奖项的EDA公司[8] - 公司致力于通过协同创新，推动更多的国产设计工具走向工程实用，在仿真阶段提前解决系统级问题，使AI算力基础设施更稳定、更强大[14]