文章核心观点 - 麻省理工学院等机构的研究团队开发了一种新型芯片制造方法，通过在已完成芯片的后端互连层上堆叠额外的晶体管和存储单元，有望大幅提升芯片的晶体管密度和能源效率，为延续摩尔定律提供了新的技术路径 [2][3][4] 技术原理与创新 - 传统CMOS芯片制造中，前端（晶体管层）与后端（金属互连层）分开制造，后端堆叠有源器件的高温会破坏前端 [2][5] - 研究团队创新性地在芯片后端互连层上，使用非晶氧化铟作为沟道材料，在仅约150摄氏度的低温下“生长”出仅约2纳米厚的额外晶体管层，避免了前端受损 [2][5][6] - 该团队还通过添加一层铁电氧化铪锆材料，在后端制造出了集成的存储单元 [3][5][6] 性能优势与潜力 - 新方法制造的晶体管尺寸极小，其中集成存储器件的后端晶体管尺寸仅约20纳米 [6] - 这些存储晶体管的开关速度极快，达到10纳秒（为测量仪器极限），且所需电压更低，从而降低了功耗 [6] - 该技术通过将计算（晶体管）与存储单元集成在紧凑结构中，缩短了数据传输距离，可减少能源浪费并提高计算速度，尤其适用于生成式AI、深度学习等高能耗计算任务 [4][5] 行业影响与未来展望 - 该技术若与传统的芯片堆叠技术结合，有望大幅突破晶体管密度的极限 [3] - 研究表明，通过在后端平台集成多功能电子层，可以在非常小的设备中实现高能效和多种功能，为未来芯片架构开辟新道路 [4][7] - 这项研究由麻省理工学院、滑铁卢大学和三星电子的研究人员共同完成，并获得了半导体研究公司和英特尔的资助 [5][7]