文章核心观点 - 生成式人工智能等应用的普及推动了对高容量、高带宽、高能效新型存储技术的需求，氧化物半导体（OS）沟道材料因其关键特性（如超低漏电、与后端互连工艺兼容）成为创新型BEOL兼容存储单元设计的重要候选，有望重塑存储系统层级结构 [2] - 基于氧化物半导体的存储技术已取得显著进展，特别是在n型OS方面，但p型OS材料的研究仍面临挑战，其突破将极大拓展下一代存储与逻辑解决方案的应用范围 [3][4][29] 基于氧化物半导体的主要BEOL兼容存储器类型 - 文章总结了当前密集研究的三类主要BEOL兼容、基于氧化物半导体沟道的存储器 [3] - 类DRAM 1T-1C存储结构：采用超低漏电n型氧化物半导体作为接入晶体管 [3] - 无电容增益单元存储器：由n型与p型氧化物半导体晶体管组成，结构包括2T-0C或nT-0C [4] - 铁电场效应晶体管：将n型氧化物半导体沟道与基于铪（Hf）的铁电介质相结合 [4] n型氧化物半导体在类DRAM 1T-1C存储中的应用与进展 - 在先进逻辑平台上已展示采用n型OS晶体管的1T-1C存储芯片，工艺成熟且与晶圆厂兼容，该芯片在0.75 V的VDD条件下实现了8 ns的随机周期时间和128 ms的保持时间，并在85°C条件下展现出多年级别的可靠性 [6] - 该存储单元阵列采用单元覆盖外设（COP）结构单片集成在CMOS外围电路之上，通过最小化信号传播距离，在密度扩展以及降低延迟和功耗方面提供显著优势 [6] - 为满足严苛性能要求仍需解决关键挑战：在短沟道（LG < 30 nm）器件中通过优化接触电阻实现高驱动电流以支持超低电压（< 0.75 V）运行；精确调控阈值电压；以及通过工艺与钝化控制降低阈值电压波动并提升可靠性 [8] - 通过接触工艺工程和接触中间层优化，成功将接触电阻降低至低于 500 Ω·μm [10][11] - 通过精确控制OS沟道成分（如金属离子浓度、氧空位及氢含量）可实现宽范围的阈值电压可调性，但这与驱动电流之间存在权衡关系 [12] - 采用优化工艺流程制备的1T-1C存储芯片在85°C条件下经过10¹⁴次循环后，误码率仍低于1 ppm，展示了优异的耐久性 [16][17] - 在300 mm晶圆上优化后的n型OS器件性能稳健，芯片间差异小，在最短栅长（LG < 30 nm）条件下实现了正阈值电压条件下的最高驱动电流 [18][19] p型氧化物半导体在2T-0C增益单元中的应用与挑战 - 无电容2T-0C增益单元由一个写晶体管和一个读晶体管构成，可实现非破坏性读出，是高密度片上存储的潜力方案 [20] - n型OS晶体管的超低漏电特性使其成为理想的写晶体管，而p型沟道因电容耦合效应较弱，更适合作为读晶体管以提供更大的感测窗口 [20] - p型OS材料研究进展有限，一氧化锡（SnO）是研究较多的候选材料，因其热兼容性（可达约350°C）、对氢的耐受性及独特的电子结构 [21] - 采用晶圆厂兼容工艺流程在300 mm晶圆上制备了长沟道（LG = 1 μm）SnO器件，其ION/IOFF比约为10⁴，迁移率约为1 cm²/V·s，迟滞小于500 mV，并在晶圆范围内表现出良好的均匀性 [22][24] - 为充分释放SnO潜力仍需解决挑战：提升迁移率并降低接触电阻以改善导通电流；减小迟滞以实现稳定的阈值电压；实现可调阈值电压和更高的ION/IOFF比以降低漏电流 [21] - SnO的沉积参数（如氧分压和总压强）对薄膜质量和器件行为有显著影响，需抑制不期望的锡氧化态形成 [25] - 针对p型OS晶体管的源/漏接触优化，通过降低肖特基势垒高度和提高局部载流子浓度，实现了约5倍的接触电阻降低 [25] 基于氧化物半导体的铁电场效应晶体管（OS-FeFET） - 采用Hf₁₋ₓZrₓO作为铁电层的FeFET，因其电场驱动写入机制，是实现高速、低功耗存储的潜力方案，OS沟道与铁电介质均可采用ALD工艺沉积，有利于实现高密度、成本可扩展的三维存储 [26] - 将铁电材料与OS沟道集成面临独特挑战：由于n型OS沟道空穴载流子不足导致的弱擦除现象；以及由OS沟道中氧空位生成并向铁电层扩散引起的耐久性退化 [26] - 近期取得重要突破，展示了高度缩放的OS-FeFET存储器件，单元面积为0.009 μm²，在300 mm晶圆上制备，实现了40 μA/μm的导通电流、30 ns的高速操作、在85°C条件下超过1000 s的数据保持能力，以及10¹²次循环的耐久性 [27] - 该成果得益于多项关键工程策略：通过调节Zr含量优化HZO相结构；协同优化铁电层与OS沟道的厚度及成分以实现阈值电压调控；通过OS/铁电界面工程抑制氧空位产生并优化厚度以降低硬击穿风险；在HZO中引入掺杂以抑制氧空位扩散 [27] - 基于OS-FeFET的非易失性及电场驱动机制，可通过实现每比特多电平操作进一步提升存储密度，但这需要显著改善器件的离散性和均匀性 [27]