文章核心观点 麻省理工学院的研究团队提出并演示了一种创新的芯片制造方法，通过在传统CMOS芯片的后端工艺（BEOL）区域低温堆叠有源器件层，将逻辑晶体管和存储器晶体管垂直集成，从而显著减少数据在逻辑与内存之间传输的能耗和时间，为人工智能推理、深度学习等以数据为中心的计算工作负载提供高能效解决方案 [1][6][8] 技术原理与架构创新 - 研究团队颠覆传统制造顺序，在芯片后端工艺（BEOL，传统上用于布线的区域）添加有源晶体管层和存储元件，避免了高温前端工艺对底层已完成电路的损坏 [1][2][10] - 该技术创造了一个垂直集成的器件堆叠结构，缩短了计算、嵌入式存储器和互连之间的物理路径，从而减少了传统布局中因数据移动造成的能量浪费 [2][6] - 该方法并非取代先进节点的硅器件，而是在现有芯片主要用于布线的区域添加新的功能层，以提高集成密度和能效 [6][10] 关键材料与工艺突破 - 使用非晶氧化铟作为BEOL晶体管的有源沟道层，因其独特性质，可在约150°C的低温下生长极薄的氧化铟层，不会损坏下方电路 [2][10] - 氧化铟薄膜厚度仅约2纳米，团队通过优化制造工艺，最大限度地减少了材料缺陷（氧空位），使晶体管能够快速且干净地切换，降低了开关所需的额外能量 [4][11] - 集成铁电铪锆氧化物（HZO）层以实现存储器功能，这是一种CMOS兼容的实用材料选择 [4][7] 器件性能与成果 - 制造的BEOL逻辑晶体管开关迅速且缺陷少，降低了开关能耗 [4][11] - 集成的存储器BEOL晶体管尺寸约为20纳米，开关速度达到10纳秒（达到测量极限），且工作电压低于同类器件，功耗更低 [4][11] - 该研究提供了一个可堆叠平台，并完成了从独立器件到电路级集成所需的性能建模（与滑铁卢大学合作） [6][12] 应用前景与影响 - 该技术最直接的受益者是内存流量占主导地位的工作负载，包括人工智能推理、深度学习以及需要反复传输激活值和权重的计算机视觉任务 [6][9] - BEOL中的存储晶体管能够实现存储和计算之间更紧密的耦合，支持内存内和近内存计算方案 [7] - 铁电器件缩小到纳米级为研究单个铁电单元的物理特性提供了平台，可能影响未来存储和计算单元的设计 [7][11] - 该技术有望帮助减少生成式人工智能、深度学习等高要求应用日益增长的计算电力消耗 [9] 后续计划 - 短期计划是将后端存储晶体管集成到单个电路中 [7][12] - 未来将致力于提高晶体管性能，并进一步优化对铁电层特性的控制 [7][12]