文章核心观点 - 人工智能工作负载正推动半导体设计超越传统的尺寸缩放，转向依赖三维架构和材料工程，其中原子级精度的薄膜介电层对器件性能、功率效率和长期可靠性至关重要 [1] - 原子层沉积技术因其自限制表面反应和埃级厚度控制能力，成为制造先进三维结构（如全包围栅极）中保形介电层和阻挡层不可或缺的技术，但需与其他沉积技术结合以应对机械应力等挑战 [2][7][13] - 半导体行业的发展重点正从晶体管尺寸缩小转向对周围材料的精心设计，这需要材料供应商、设备制造商和设计团队在早期进行前所未有的紧密协作与集成 [10][11][22] 人工智能时代半导体设计的范式转变 - 传统晶体管尺寸缩放策略已难以为继，性能提升越来越依赖于器件的三维堆叠、互连和隔离方式 [1] - 架构转变将材料工程提升至核心地位，栅极介质、刻蚀停止层等薄膜层从被动工艺变为主动影响器件性能、互连性能和整体系统特性的关键因素 [1] - 人工智能加速器对功率密度和带宽的需求，要求薄膜介电层在更高的纵横比、更小的间距、更高的温度和更苛刻的集成步骤下保持稳定 [1] 原子层沉积技术的核心作用与挑战 - ALD技术通过顺序表面反应实现埃级厚度控制，能在深而窄的结构中形成均匀原子层，这对于制造高介电常数栅极介质、间隔层、扩散阻挡层等至关重要 [2] - ALD的自限制表面化学特性使其成为沉积新材料、实现原子级创新的最佳技术 [7] - ALD工艺对污染、前驱体纯度、反应器稳定性极为敏感，微小的厚度变化或结晶区域都可能引入漏电通道和阈值电压漂移，影响数十亿晶体管的可靠性 [3][9] 混合介电材料与集成策略 - 单一沉积技术无法满足所有需求，行业趋势是采用混合介质集成，结合ALD的保形性以及PECVD、CVD或溅射的厚度、机械强度和生产效率 [13][19] - 混合堆叠结构可定制，例如用ALD提供成核或阻挡层，再用CVD/PECVD增强机械强度，最后用旋涂聚合物实现平整度，这种策略延伸至异构集成中的重分布层和封装 [20] - 在沉积中引入的薄膜应力会导致衬底翘曲，需要通过调整工艺参数、采用双面涂层等策略进行补偿，应力与保形性之间的权衡是关键挑战 [12][13] 精度控制与仿真模拟的关键性 - 随着沉积接近原子级精度，对温度、压力、前驱体流量等参数的微小变化都需严格把控，行业正通过嵌入更多传感器和机器学习控制系统实现实时监控与校正 [14] - 虚拟仿真和数字孪生技术能探索更大的设计空间，将原子级沉积动力学与电学、热学模拟联系起来，实现材料、工艺和性能之间的闭环，从而缩短设计周期 [10][14][15] - 原子尺度建模对于预测表面反应、局部键合环境以及薄膜应力对特征的影响变得至关重要，这些见解正被集成到电子设计自动化工具和工艺设计套件中 [9][12][15] 界面与长期可靠性的新焦点 - 随着介质层变薄（如薄至5埃），决定可靠性的关键从介质层本身转移到界面，界面处的晶格间距、电荷分布等不匹配会导致分层、腐蚀或介质击穿 [16] - ALD的精度使工程师能精细设计界面，例如通过沉积偶极层来微调晶体管的阈值电压，但表面预处理和清洁至关重要，以防止天然氧化物等干扰反应 [17] - 分子级厚度的薄膜其热膨胀系数、机械模量等特性与块体材料不同，因此下游工艺必须与薄膜堆叠进行协同设计，长期可靠性取决于整个叠层在热/化学循环中的机械与化学相互作用 [17][18] 材料工程的广度与供应链协作 - 半导体制造所使用的元素已从最初寥寥几种扩展到元素周期表中约75%到80%，且主要通过ALD技术沉积，更丰富的材料选择带来了可能性也增加了集成风险 [10] - 必须在材料选择的早期阶段就与设备制造商、设计团队等利益相关者紧密合作，以确保材料具备所需的化学和物理特性，并在后续工艺步骤中保持兼容性 [11] - 将设计工具作为开发材料解决方案的指导原则，与供应链共同解决材料需求，是应对复杂性和提高可行性的关键方法 [11]