文章核心观点 - 半导体行业向2纳米及更先进工艺节点的演进，正推动设计范式从追求单一工艺节点的单片系统级芯片（SoC）转向采用多芯片（multi-die）和先进封装的异构集成系统 [2][3] - 这种转变的核心驱动力在于，单纯依靠工艺微缩带来的性能、功耗、面积/成本（PPA/C）线性收益已不复存在，行业需要通过系统级优化和灵活的技术组合来应对不同应用场景的差异化需求 [7][9][15] - 新范式带来了更大的设计灵活性和定制化潜力，但同时也引入了在功耗散热、系统集成、良率管理、开发成本与周期等方面的全新复杂性和权衡挑战 [4][6][10][11] 半导体工艺演进与设计范式转变 - 2纳米及更先进工艺节点的推出，需要新的功耗和散热管理方法，但同时带来了更大的设计灵活性及更多提升性能和优化成本的选择 [2] - 芯片市场不再简单分为移动低功耗和服务器高性能两类，人工智能的普及使得应用更加精细化，针对不同数据类型或工作负载的最佳处理单元可能大相径庭 [2] - 将系统拆分成多芯片组件成为关键趋势，可以优先处理不同的处理器和功能，并简化在非关键组件短缺时的应急预案 [2] - 无需将所有组件都集成在最先进工艺节点的SoC中，可以根据实际情况为不同芯片选择合适的工艺节点 [2] - 在复杂的集成系统中，可能只有少数部件会采用最先进的技术节点，需要为系统的每个元件选择最佳技术 [3] - 先进封装技术使行业能够针对各个子系统优化功耗、性能、面积和成本，其结果通常是通过异构集成将不同的技术结合起来 [3] - 芯片组是分层系统集成的自然演进，许多应用正通过将逻辑与内存分离、I/O与逻辑分离等方式实现优化 [3] 行业影响与供应链变革 - 多芯片和先进封装范式将对整个半导体供应链产生深远影响，带来更大的灵活性和定制化 [4] - 以Rapidus为例，其与客户合作开发的封装产品将采用2纳米工艺，同时也会采用其他不那么先进的技术，这需要与业内其他代工厂或OSAT厂商合作 [4] - 设计和制造芯片组比设计和制造完整的SoC要容易，但将各个组件集成起来却并非易事 [4] - 从设计角度看，混合设计理念变得重要，可以将高性能、低功耗、高密度等不同类型的标准单元混合搭配使用，以实现最佳平衡 [5] - 多芯片系统允许混搭不同工艺的芯片，例如将28纳米芯片与2纳米芯片混合使用，这是缓解成本、良率挑战以及克服使用先进工艺节点障碍的一种方法 [6] - 至少在初期，这种新型多芯片组件是为大型人工智能数据中心以及高端智能手机和个人电脑市场开发的 [6] 性能、功耗与成本权衡 - 性能和功耗方面的优势确实存在，但并非绝对，制程节点的转换不再能默认带来线性收益 [7] - 真正的价值在于系统能够在多大程度上安全地接近硅片的物理极限，每瓦性能而非原始频率成为主要制约因素 [7] - 在2纳米制程下，经济效益完全取决于智能的保护频带管理，保护频带过大会浪费投资，盲目移除则会导致可靠性下降 [7] - 对于人工智能数据中心，能够在多芯片组件中集成更多晶体管，从而以更低的功耗更快地处理更多数据，是制胜之道 [7] - 对于高端手机和个人电脑，一种芯片设计可以通过大规模生产来分摊成本，尽管开发一款新芯片可能需要花费1亿美元甚至更多，但未来能够复用设计中的许多部分 [7] - 从3纳米工艺升级到2纳米工艺，客户期望平均性能提升10%到15%，功耗降低20%到30%，晶体管密度提高15%左右，但挑战在于能否实现这些目标 [9] - 与过去不同，尖端芯片的良率不再完全取决于最终测试，还需要在先进封装中组装并长期在实际应用中保持符合规格 [9] 技术挑战与不确定性管理 - 在2纳米和18A工艺时代，主要挑战不再仅仅是晶体管尺寸的缩小，而是硅芯片整个生命周期中的不确定性管理 [10] - 随着架构向纳米片和新型供电方案发展，器件物理、制造、封装和实际工作负载等各个环节的误差容限都大幅下降 [10] - 局部电压下降、热梯度、老化和工作负载驱动的应力等曾经的次要影响，现在会被持续地、局部地放大 [10] - 静态假设和最坏情况保护带已不再足够，最危险的情况是瞬态的、与工作负载相关的，通常在系统运行之前不可见 [10] - 与3纳米工艺相比，2纳米工艺可以在相同空间内集成更多晶体管，这意味着更高的功率密度 [11] - 更高的功率密度能够在相同功耗下更快地完成更多处理，但若利用率过高，芯片温度升高可能导致需要更复杂的散热系统或性能降频 [11] - 在20纳米之后的每个新制程节点，散热问题都变得越来越难以控制，导致一系列看似永无止境的权衡取舍 [11] - 栅极漏电问题将通过2纳米工艺的环栅场效应晶体管得到解决，但如果逻辑利用率过高，功率密度仍将是一个问题 [12] 系统集成与经济效益考量 - 如何利用前沿逻辑电路可能需要在多芯片封装以及系统内数据物理处理或预处理的位置方面做出一些复杂的权衡 [12] - 影响经济效益的因素还包括芯片从最初构思到最终测试所需的时间，周转时间将至关重要 [12] - 对于人工智能数据中心，时间就是金钱，但其经济效益可能与封装内芯片的组合和相互作用一样复杂 [13] - 逻辑电路可以分解成小芯片并通过大型硅中介层以2.5D方式连接，但中介层越大，成本越高，信号传输距离越长，对性能的影响也越大 [13] - 芯片组也可以堆叠在3D-IC或3.5D封装中，但这需要更长的开发时间，集成需要深入了解每个芯片的物理特性并进行复杂的平衡 [13] 应用驱动与PPA/C指标权衡 - 升级到更高处理节点的原因不再仅仅取决于一两个因素，可能因市场细分、工作负载或标准PPA/C指标而异 [15] - 对于某些应用，扩展其中任何一个指标都可能足够，而对于其他应用则需要针对所有指标进行优化 [15] - 最终设计将越来越多地包含多种节点的组合，以及新的PPA/C权衡方法，以平衡大型系统中的各项优先级 [15] - 回顾历史，有些制程节点在功耗扩展、性能扩展或面积扩展方面表现出色，但所有因素综合起来才能提升制程节点的价值 [15] - 面积扩展和性能扩展的速度有所放缓，功耗扩展仍然表现良好，而成本扩展将成为制程节点价值的根本驱动因素 [15] - 如果每片晶圆上的芯片数量能够增加1.7倍，并且还能获得一定的性能和功耗提升，这就是制程节点扩展的关键 [15] - 最终应用决定了最关心的是功耗、性能、面积还是成本，例如可穿戴技术对面积和成本的敏感度远高于功耗和性能，而电池供电设备则更看重功耗 [15]