Chiplet架构的核心优势与驱动力 - 新型Chiplet架构旨在解决传统单芯片(SoC)在功耗、散热和尺寸上面临的物理极限问题 为高性能计算(HPC)和人工智能(AI)开辟新的发展道路[2] - 相比单芯片处理器 Chiplet架构能以更低的成本提供更高性能 同时能耗降低高达10倍[2] - 传统SoC将所有组件集成在单一芯片上 随着芯片尺寸增大 制造成本增加且良率下降 同时AI工作负载导致大量数据在芯片间传输 消耗大量电力并产生巨大热量[2] Chiplet架构的技术原理与标准 - Chiplet架构采用封装级缩放方法 将组件插入埋藏在基板中的标准互连线 而非直接焊接在芯片上[4] - 通用芯片级互连高速标准(UCIe)于2022年推出 得到了英特尔、AMD、Arm、谷歌云、Meta、微软、高通、三星和台积电等巨头的支持[4] - UCIe提供分层架构 可与PCIe、CXL、NVLink和UALink等其他互连标准兼容[4] Chiplet架构带来的核心益处 - 允许将芯片紧密排列并通过UCIe连接 减少数据传输 从而降低功耗[4] - 赋予用户更大灵活性 可在系统特定位置采用特定处理器 更好地平衡性能与成本 而非被迫使用芯片制造商预先集成的组件[4] - 制造优势显著 较大的单芯片缺陷率高、良率低 而Chiplet架构可轻松更换有缺陷的组件 有助于降低厂商锁定[4] Chiplet架构的性能与扩展性突破 - 芯片间通信即使相邻也会造成延迟和功耗影响 而在封装内部 效率和性能会大大提高[5] - Chiplet技术的核心优势在于能够突破光刻掩模的限制 实现封装级扩展 创造出远超单个整体芯片所能容纳的系统规模[5] - 使用标准设计的芯片构建模块来构建系统 采用像UCIe这样功耗特性更好的芯片间接口 取代传统高功耗的标准芯片间接口[6] Chiplet在HPC与AI领域的应用现状 - 高性能计算领域正在引领Chiplet普及 因为其已触及当前芯片设计的物理极限[5] - Chiplet技术对于超级计算机并不新鲜 已被应用于百亿亿次级(Exascale)系统中 例如橡树岭国家实验室的Frontier超级计算机采用了基于Chiplet的设计 使用AMD EPYC "Trento" CPU 理研的FugakuNEXT超级计算机预计也将采用该技术[6] - AI的蓬勃发展迫使计算机制造商寻求新路径 Chiplet架构为AI和HPC提供了另一种提供所需处理能力的方式 无需为单一需求完全重新设计系统[7] Chiplet架构的设计灵活性与经济效益 - 允许对不同组件采用不同工艺 例如GPU可升级至2纳米或1.4纳米等新工艺 而I/O接口或射频模块可继续使用3纳米或5纳米等现有工艺 从而节省重新设计的额外成本[7] - 使设计者能够专注于其核心优势(“独门秘方”) 从而加快产品上市速度[7] - 支持三维设计 使组件能够堆叠 实现更高的计算密度、更低的数据延迟和功耗 尽管会带来更高成本、更复杂结构和更大散热需求[7] 3D Chiplet技术、市场与生态发展 - 3D技术离现实应用并不遥远 人工智能工厂和人工智能数据中心是这类应用的最大市场 因为它们有能力和财力支持这类创新活动[8] - Chiplet本质上是用于构建计算机的标准化模块 标准对于确保不同公司产品的兼容性至关重要[8] - Chiplet社区和市场虽处发展初期 但核心力量稳固、发展势头强劲 行业成员将齐聚Chiplet峰会[8] UCIe标准的关键作用与行业态度 - 采用UCIe是建立Chiplet标准的核心 也是扩大Chiplet社区规模和范围的关键[8] - UCIe的普及对Chiplet市场是好事 随着其普及 人们相信在芯片上使用UCIe后 也能在其他项目中与其他合作伙伴复用 这很有帮助[9] - 芯片社区中有些供应商对采用UCIe持谨慎态度 他们希望确保在UCIe上的投资能够获得回报[8]