UCIe 3.0版本发布与技术进步 - 随着Chiplet使用量增加，UCIe联盟发布了3.0版本，延续了自2023年以来每年更新的节奏，该版本将数据速率提高了一倍，改进了可管理性，并涵盖了之前版本中难以处理的三种新情况 [2] - 人工智能数据中心的工作负载对计算能力和带宽的需求规模之大，传统单芯片已无法满足，光罩尺寸限制、良率限制和供电挑战使得将大型器件制造成单芯片不切实际 [2] - UCIe和Bunch of Wires是两种主要的芯片间互连标准，主要面向芯片内部的芯片级连接 [2] UCIe标准演进与市场接受度 - UCIe于2022年发布，全面考虑了芯片互连，涵盖了底层物理信号传输以及其上的协议适配 [3] - 2024年发布的2.0版本引入了新的管理功能，但当时许多功能都是可选的，开发者可自行决定实现哪些功能，这曾引发业界对其复杂性的担忧 [3] - 随着3.0版本发布，业界对采用该技术的抵触情绪有所缓和，引发的争议也较少 [3] UCIe 3.0性能提升：带宽与数据速率 - UCIe-S和UCIe-A的最大允许数据速率已从32 GT/s提升至64 GT/s，但只有2D和2.5D设计的数据速率才会翻倍，此外还提到了48 GT/s的数据速率 [5] - 3D堆叠结构未被纳入此次升级，因为通过硅通孔通信，芯片面积足以容纳信号传输，无需将数据速率提高一倍 [5] - 更高的数据速率是通过使用四分之一速率信号实现的，该技术已扩展到支持48 GT/s和64 GT/s，也称为四倍数据速率信号 [6] - 对于64 Gbps的传输速率，时钟频率为16 Gbps，有两个相位相差90度的时钟在运行，从而在0度、90度、180度和270度处产生边沿来捕获数据 [6] UCIe 3.0关键性能指标 - 48 GT/s的误码率为10⁻¹⁵，而64 GT/s的误码率为10⁻¹²，两者相差三个数量级，但在考虑CRC校验和重放机制的情况下都是可以接受的 [6] - 在较低数据速率下，功耗保持在0.5 pJ/bit以下，更快的设计需要增强均衡，使目标功耗达到0.75 pJ/bit [7] - 新增的带宽无需更改凸起位置即可使用，与之前的版本完全兼容，但更高的速度可能会增加确保信号完整性的难度 [8] 系统设计挑战与复杂性 - 人工智能正在推动前所未有的带宽需求，芯片间的连接分析难度也呈指数级增长 [9] - 随着UCIe向64 Gbps迈进，设计裕量缩小，布线密度增加，信号完整性风险成倍增长，使得系统级收尾比以往更具挑战性 [9] - 异构集成带来了新的复杂性，包括不断增长的功耗和散热需求，以及跨堆叠架构的完整系统级验证 [9] 管理与启动功能改进 - UCIe 2.0引入了更好的启动和优先级管理功能，并在3.0中得到升级，现在可以将多个Chiplet的固件文件合并成一个源文件供所有或部分芯片使用 [10] - 在UCIe 3.0之前，优先级通知事件通过主频段发送，可能被低优先级数据阻塞，且必须经过信任根验证，现在这些消息可以通过边带传输，虽然速度较慢，但可用性更高且不受信任根延迟影响 [10] - 边带的安全保障工作仍在进行中 [11] 边带传输与系统可靠性增强 - 边带的工作频率远低于主频带，其信号传输距离限制已从最大25毫米扩展至100毫米，这允许多个芯片共享同一条线路，实现边带的星型连接 [13] - 两个新的开漏引脚可实现快速降频和紧急关机，一个阈值允许降低运行速度，更高的阈值则会导致所有芯片关机以避免过热损坏 [13] - 这种对快速节流和紧急停机的支持对系统可靠性有重大影响，尤其是在汽车应用领域 [13] 新增用例与功能 - UCIe 3.0涵盖了连续流媒体传输的用例，这类应用以恒定速率生成数据并传输，例如天线生成的数字数据需与片上系统通信 [15] - 通过允许使用一系列时钟频率，设计人员可以在不会与射频通道产生拍频的频率范围内使用UCIe [17] - 新增功能允许链路接收端向发送端请求重新校准，这可以减轻接收漂移数据的负担，并简化初始化过程以降低功耗 [17] - 新增的深度睡眠模式允许在关闭侧带的同时，保持一个小型电路运行以检测何时退出睡眠模式，从而在睡眠期间进一步降低功耗 [18] 协议支持与生态发展 - Arm已在UCIe上提供了其广受欢迎的CHI相干协议，这是通过将CHI芯片间的数据映射到可以通过UCIe传输的flit来实现的 [18][20] - UCIe联盟此前已在UCIe上构建了PCIe和CXL，Arm的加入进一步扩展了协议支持 [18] - 在UCIe出现之前，几乎所有人都在使用定制解决方案，但随着UCIe升级到64Gbps，其普及率预计会更高 [21] - BoW仍将是一个重要因素，尤其是在需要最小接口和最低功耗的设计中，但大多数业界已经转向UCIe或基于UCIe标准的方案 [21]