核心技术架构与优势 - 背面供电网络（BPDN/BSPDN）将电源网络从晶圆正面移至背面，使其不再与信号布线争夺空间，解决了长期限制性能和电源效率的高IR压降问题 [2][3] - 该架构可将电压降降低高达30%，提高电源完整性，并允许正面互连采用更小的金属间距以降低光刻成本 [3] - 与环栅（GAA）晶体管的垂直特性完美契合，能提供一条更直接、电阻更低的晶体管源极路径，同时为信号释放正面布线资源，据报道嵌入式存储器的单元密度可提高5%到10% [3] - 对于英特尔18A工艺，通过利用背面供电对底层金属层进行单次直接图案化，减少了掩模数量和步骤数量40%以上 [3] - 背面供电对于AI加速器、游戏芯片和图形处理器等高功率、快速功率变化的工作负载至关重要 [5] 性能与设计收益 - 根据报告，背面供电网络可使IR压降降低20%至30%，最大频率提高2%至6%，核心面积减少5%至15%，利用率超过90% [6] - 从布局布线角度看，将电源和信号布线分离可显著减少布线拥塞，缩短信号路径，降低寄生电阻和电容，有利于高速IP模块如SRAM和寄存器文件 [13] - 将时钟树等关键网络布线在背面低电阻金属层，可提供低延迟时钟信号，并大大减少EDA工具在原位布线阶段所花费的时间 [14][15] 主要制造挑战 - 制造面临三大核心挑战：几乎完全去除硅衬底以实现背面接触；将背面金属层与正面晶体管的源漏极触点精确对准，同时避免短路；在热预算限制下确保从背面到源漏极的低接触电阻 [9][10] - 晶圆需要从原始厚度（>700µm）大幅减薄至1至3µm，此过程会导致衬底翘曲和变形，需要严格的套刻控制，套刻预算约为10纳米 [9][10] - 键合以及随后的背面晶圆减薄会产生应力和晶圆翘曲，使得背面通孔和金属与正面结构之间难以实现紧密、均匀的覆盖 [11] - 背面供电网络与GAA纳米片晶体管必须协同设计，因为GAA器件堆叠直接决定了背面电源通孔的“着陆目标”和工艺窗口 [11] 热管理问题 - 背面供电网络会导致芯片散热状况恶化，根据imec对云CPU SoC的高分辨率热模拟，BSPDN造成的局部热损失可能高达14°C [6] - 热损失主要源于硅衬底厚度的减小甚至去除，导致横向热扩散减少，以及硅载体和键合界面在主要热路径上的存在 [17] - 与正面供电网络（FSPDN）结构相比，BSPDN结构会导致更高的芯片温度，仿真显示FSPDN最高温度为57°C，而采用背面PDN时最高温度可达80°C [18] - 业界需要更精确的热模型来应对背面PDN和3D封装的热管理挑战，IBM开发了一种基于卷积神经网络的机器学习模型来快速预测BEOL堆叠的热阻 [19] 行业进展与未来方向 - 英特尔已将其采用RibbonFET和PowerVia的18A工艺投入量产 [2] - 三星于2022年在其3nm节点上采用了GAA晶体管，并计划在2nm节点（SF2）上引入背面供电技术 [2] - 台积电表示将在其2nm节点（N2）上首次推出GAA技术，随后在16Å节点（A16）上推出超级电源轨 [2] - 下一步研发方向是直接连接，即纳米硅通孔（nanoTSV）直接与晶体管的源极和漏极接触，此方案对套刻精度要求极高，必须控制在3nm以内 [20][21] - 当互补场效应晶体管（CFET）取代纳米片环栅晶体管时，背面供电网络将带来更多集成挑战 [23]