文章核心观点 - 半导体制造业的发展重点正从晶体管尺寸微缩转向器件构建、堆叠和供电方式的革新，其中混合键合技术是实现3D集成最关键的结构性推动因素之一 [2] - 混合键合技术通过实现芯片间高密度、高性能的垂直互连，对人工智能、高性能计算等先进芯片架构至关重要，是先进封装领域增长最快的细分市场，预计2025至2030年设备市场复合年增长率将达21% [2] - 该技术虽已在高端应用中得到验证，但要实现大规模量产并拓展至更广泛领域（如高带宽内存），仍需克服工艺温度、成本、缺陷控制、设计方法等一系列重大挑战 [3][4][6] --- 混合键合技术的优势与重要性 - 电气性能优势：与传统的微凸点键合相比，混合键合能显著降低电阻、寄生电容引起的延迟和功耗，提高信号完整性、电源效率和热性能 [3][9] - 互连密度与尺寸：该技术可将互连间距从微凸点的35µm大幅缩小至10µm甚至更小，实现极高密度的垂直互连 [9]。对于高带宽存储器，其关键驱动因素之一是能通过消除凸点来减小堆叠厚度 [9] - 市场增长驱动力：在人工智能、高性能计算等需求的推动下，混合键合是实现高带宽、低延迟互连的关键，Yole Group预计其设备市场在2025至2030年间将以21%的复合年增长率增长 [2] 混合键合的技术挑战 - 工艺温度与材料：传统的铜-铜键合退火温度约为400°C，而高带宽内存等应用需要更低的热预算 [5]。采用纳米孪晶铜可在约200°C下实现退火，溅射SiCN介电层则可在低于250°C的温度下沉积 [5] - 成本与吞吐量：当前技术难以满足高带宽内存所需的成本效益要求，尤其是在耗时的退火、缓慢的芯片拾取放置以及步骤间过长的排队时间等方面 [4][22] - 缺陷与污染控制：实现无缺陷的原子级接触要求极洁净的环境，任何表面颗粒都可能导致成簇的开路缺陷 [15][24]。等离子切割技术有助于降低单晶加工过程中的颗粒物含量 [6] - 对准精度与形貌控制：需要实现晶圆间极高的对准精度（50nm至200nm），并严格控制晶圆变形、翘曲以及化学机械抛光后的表面平坦化（要求形貌差异小于0.5nm RMS） [2][15][16] 晶圆对晶圆与芯片对晶圆键合对比 - 晶圆对晶圆：技术更成熟，已实现400nm的键合间距，能满足更严格的套刻精度要求，但要求键合芯片尺寸完全相同，且无法在键合前剔除不合格芯片，存在良率损失风险 [9][10][12] - 芯片对晶圆：允许使用已知合格芯片，设计灵活性高，可一次性键合多个不同尺寸的芯片，但面临芯片边缘效应（如分层）、切割带来的污染以及逐个对准导致的组装速度慢等挑战 [10][12]。目前芯片对晶圆键合的间距已达到2µm [11] 关键工艺步骤与改进方向 - 核心流程：典型流程包括沉积介电层（如SiCN）、刻蚀通孔、沉积阻挡层和铜籽晶、电镀铜、化学机械抛光、清洗、等离子体活化、对准键合以及高温退火 [14][16] - 化学机械抛光的核心地位：化学机械抛光是决定键合良率的最关键步骤，需要确保整个晶圆上铜凹陷的均匀性（通常关注5纳米或更小的凹陷），并防止介质层被过度侵蚀 [15][17] - 表面活化与键合：键合前需通过等离子体处理活化介电层表面，形成高活性位点以提高粘附性，键合过程由表面化学反应驱动，在室温下快速推进 [16] - 保护层与释放层：沉积薄的无机保护层（如TiN）可保护键合界面在后续工艺中免受水、化学物质的影响，并将铜凹槽深度维持在2纳米以内 [17][18][22]。无机释放层支持更高工艺温度和超薄层转移 [22] 对芯片设计与产业生态的影响 - 设计范式转变：混合键合要求从单芯片设计思维转变为真正的系统级多芯片协同设计，需要对整个堆叠的架构、布局、电源散热及接口进行联合优化 [6][7] - 设计工具需求：增加了对三维时序分析、提取、验证和签核的需求，因为对单个芯片的决策会直接影响整个堆叠的性能和可靠性 [7] - 产业链协作：该技术需要晶圆制造设备（如铜填充、化学机械抛光、拾取放置、退火）之间更紧密的集成，因为所有键合前的步骤都会影响最终键合质量 [7] 应用现状与未来展望 - 当前应用：已成功应用于CMOS图像传感器、高性能计算的SRAM/处理器堆叠以及多层3D NAND器件 [3][9][25] - 在高带宽内存领域的挑战：由于对低热预算和成本的高要求，领先的高带宽内存制造商很可能在HBM4中继续采用微凸块技术，混合键合在该领域的应用仍需更多可靠性研究 [4][26] - 未来方向：行业正致力于提高工艺吞吐量、缩短活化与键合间的等待时间，并探索低热预算材料（如溅射SiCN、纳米孪晶铜）的应用，以拓展混合键合在更紧凑的高带宽内存模块、3D DRAM等领域的应用 [3][25][26]