文章核心观点 - 国际半导体标准组织JEDEC正在积极讨论放宽下一代高带宽存储器（HBM）的厚度标准，以应对20层堆叠技术的商业化挑战，此举可能为存储器制造商提供技术缓冲期并影响未来市场格局[2][3][4] HBM厚度标准放宽的动因与进程 - JEDEC会议讨论将HBM产品高度标准从当前的775微米放宽至800微米或更高，以应对20层堆叠工艺的物理限制[2] - 为满足现有20层堆叠775微米标准，需采用背面研磨工艺将DRAM芯片加工极薄，这会增加晶圆损坏风险并导致良率大幅下降[2] - 最大客户英伟达将“供应稳定性”置于性能指标之上，并考虑采用“双通道”方案，允许并行采用低端版本（10.6Gbps）的下一代HBM4，这加剧了放宽规格的讨论[2] - 关于下一代HBM（如HBM4E和HBM5）标准厚度的讨论范围从825微米到900微米以上，若最终确定900微米以上，将远超以往增幅[4] - JEDEC需在产品商业化前一到一年半制定重要标准，因此关于下一代HBM厚度的讨论正在积极进行[4] 对存储器制造商的技术与商业影响 - 放宽厚度规格可为国内内存制造商提供技术缓冲期，例如SK海力士可将其旗舰工艺MR-MUF扩展到20层产品[3] - 更广泛地放宽标准可能会推迟昂贵的混合键合设备的推出，从而潜在地提高盈利能力[3] - 三星电子已进入HBM4量产阶段，预计也将通过放宽规格来提高其有效良率，因为确保物理空间可以降低工艺难度，实现稳定的产量响应[3] - 如果放宽提案在6月的札幌会议上最终确定，日本国内制造商将利用现有工艺系统建立起20层产品的量产技术基础[3] - 若将HBM厚度减少50微米或更多，就可以实现20层堆叠的HBM，且即使引入混合键合技术，现有设备也无法完全替换，投资成本巨大，因此存储器公司倾向于降低下一代HBM的厚度[9] HBM技术演进与面临的挑战 - HBM是一种将多个DRAM垂直堆叠并通过微小凸点连接的新一代内存，其标准厚度随堆叠层数增加而调整，HBM4厚度增至775微米[4] - 业界最初严格限制HBM厚度增长，因为若无限增长将难以与旁边集成的GPU厚度匹配，且DRAM间厚度差距过大会导致数据传输路径变长，性能和效率下降[5] - 存储器公司尝试用减薄工艺和键合技术来减小HBM厚度，但下一代20层堆叠HBM在进一步减薄方面存在局限性[5] - 台积电几乎垄断了将HBM和GPU封装到单个AI加速器中的2.5D工艺（CoWoS），其新型封装工艺也影响了行业减薄HBM的讨论[5] - 混合键合技术可将DRAM之间的间隙降至近乎零，对降低整体厚度优势显著，但技术难度极高，需要清除芯片表面所有污染物并进行高精度对准，键合多达20个芯片也会大幅降低良率[7][9] - 即使是最积极的研发者三星电子，预计最早也只能在其16层HBM4E产品中部分应用混合键合技术[9] 市场格局与未来展望 - 此次关于放松管制的讨论预计将成为未来三年决定HBM市场领导地位的关键因素[3] - 如果英伟达参与5月13日在圣何塞举行的论坛，放松管制提案有可能获得通过[3] - 关于放宽标准的讨论可能会减缓新型键合工艺（如混合键合）的普及，目前利用热压的TC键合是主流方法[7] - 若下一代HBM厚度标准放宽，存储器公司可能会继续通过TC键合机大规模生产HBM[9] - 有观点认为放宽管制只是权宜之计，而非根本解决方案，因为随着层数增加，内部产生的热量更难散发[3]