JEDEC讨论放宽HBM厚度标准 - 核心观点：国际半导体标准组织JEDEC正积极讨论放宽下一代高带宽存储器（HBM）的厚度标准，以应对20层堆叠技术的物理限制和良率挑战，此举可能为内存制造商提供技术缓冲期并影响未来HBM市场的竞争格局 [1][2][3] 标准放宽的背景与动因 - 为应对20层HBM堆叠的物理限制，JEDEC会议讨论将产品高度标准从当前的775微米放宽至800微米或更高 [1] - 现有标准下，为满足20层堆叠775微米的要求，需采用背面研磨工艺将DRAM芯片加工得极薄，这增加了晶圆损坏风险并导致整体良率大幅下降 [1] - 最大客户NVIDIA近期将“供应稳定性”置于性能指标之上，并考虑采用允许并行使用低端版本（10.6Gbps）HBM4的“双通道”方案，规格下调趋势也推动了放宽物理厚度规格的讨论 [1] 对行业及主要公司的影响 - 放宽厚度规格可为国内内存制造商（如SK海力士）提供技术缓冲期，使其能将旗舰工艺MR-MUF扩展到20层产品，并可能推迟昂贵的混合键合设备推出，从而潜在提高盈利能力 [2] - 三星电子已进入HBM4量产阶段，预计放宽规格将有助于提高其有效良率，因为确保物理空间可以降低工艺难度，实现稳定的产量响应 [2] - 此次关于放宽标准的讨论预计将成为未来三年决定HBM市场领导地位的关键因素 [2] 技术演进与标准变化 - HBM标准厚度在HBM3E之前为720微米，HBM4增加至775微米，主要因堆叠层数从8/12层增至12/16层 [3] - 针对采用20层堆叠DRAM的下一代HBM（如HBM4E和HBM5），业界讨论的厚度范围从825微米到900微米以上，若最终确定900微米以上标准，将远超以往增幅 [3] - JEDEC需在产品商业化前一到一年半制定重要标准，因此关于下一代HBM厚度的讨论正在积极进行 [3] 技术挑战与替代方案 - 行业最初严格限制HBM厚度增长，以避免与GPU厚度不匹配及因数据传输路径变长导致的性能效率下降 [4] - 尽管存储器公司尝试了减薄工艺和键合技术来减小厚度，但面对20层堆叠结构，现有成熟技术在进一步减薄HBM方面存在局限性 [4] - 台积电几乎垄断的2.5D封装工艺（CoWoS）也对HBM厚度讨论产生了影响 [4] 键合技术路线图的影响 - 放宽厚度标准的讨论可能减缓混合键合等新型键合工艺的普及 [6] - 混合键合技术虽能实现DRAM间几乎零间隙，显著降低整体厚度，但技术难度极高，需要完美的表面处理和高精度对准，且堆叠20个芯片会大幅降低良率 [7] - 主要存储器厂商持续研发混合键合技术，但尚未大规模应用于HBM制造，即使最积极的三星电子，预计最早也只能在16层HBM4E产品中部分应用 [8] - 若标准放宽，存储器公司可能会继续通过主流的热压TC键合技术大规模生产HBM，因为引入混合键合技术需要巨大投资且现有设备无法完全替换 [8]