JEDEC讨论放宽HBM高度标准 - 美国电子器件工程联合会（JEDEC）已开始全面讨论放宽高带宽存储器（HBM）的高度标准[1] - 增加HBM的DRAM堆叠层数可提升性能，但受限于全球半导体行业设定的高度标准[1] - 在既定高度内堆叠更多DRAM需减小芯片厚度，这会增加散热管理和良率方面的技术难度[1] - 由于GPU封装中可用于HBM的空间有限，增加高度还需重新设计其他组件[1] - JEDEC的讨论重点在于如何放宽HBM的高度规范，以允许堆叠更多DRAM[1] 高度标准放宽的具体内容与影响 - JEDEC正在讨论一项计划，拟将HBM产品的高度限制放宽至900微米（µm）[3] - 第五代HBM3E的高度已达到720微米，而今年年初投入全面量产的HBM4高度达到775微米[3] - 目前12层HBM是量产主流，16层及更高层数版本尚处于研发验证阶段[3] - 未来量产16至20层的高堆叠HBM，DRAM必须做得更薄，但已接近技术极限[3] - 如果高度规格大幅放宽，混合键合机的推出可能会被推迟[4] - 使用现有的TC键合机可以充分增加层数，这可能推迟昂贵的尖端设备引进[4][6] 对半导体设备制造商的影响 - 放宽标准后，无需使用下一代混合键合机，即可利用现有TC键合机制造高堆叠HBM[1] - 在TC键合机市场占据主导地位的韩美半导体有望继续保持其领先地位[1][4] - 韩美半导体在全球HBM TC键合机市场份额高达71.2%[4] - 正在开发混合键合机的后起之秀（如韩华半导体）可能面临市场扩张阻碍或更大压力[1][4] - 韩华半导体已完成第二代混合键合机研发，并计划于今年上半年交付客户测试[4] - 市场领导地位的归属可能取决于HBM高度标准的实施方式[1] 对存储器制造商的战略影响 - HBM存储器制造商的战略预计将进行部分调整[1] - 短期内有利于盈利，因为推迟引进昂贵的尖端设备可以降低成本[6] - 维持现有制造工艺在良率方面具有优势[6] - 即使混合键合技术的引入因规范放宽而延迟，但其最终普及应用势在必行[6] - 混合键合技术能够通过缩小DRAM之间的间距，同时提升数据传输效率和能效[6] - 对于20层及以上的HBM芯片而言，混合键合至关重要[6] - 三星电子发布的混合键合技术相比传统TC键合可将热阻降低20%以上，并支持16层及以上堆叠[7] 技术发展与客户需求的关键作用 - 混合键合机无需单独的凸点即可直接连接芯片，通过减小芯片间距，可在有限高度内堆叠更多DRAM[3] - 关键因素在于其主要客户英伟达，三星电子和SK海力士正开发HBM芯片以满足其性能要求[7] - 如果英伟达要求的性能较目前水平大幅提升，混合型设备的推出可能会提前[7] - 混合型键合机全面推广的时机，将综合考虑标准变化、技术进步速度以及客户需求等因素来确定[7]