台积电High-NA EUV光刻技术引入计划 - 台积电宣布计划从2030年开始引入High-NA EUV光刻技术，此前公司一直避免公开讨论该计划，因其研发人员清楚如何在不使用单台造价高达4亿美元的光刻机的情况下继续推进制程工艺[4] - 台积电明确指出，随着晶体管架构复杂度提升，制造工艺越发复杂，使用High-NA EUV处理的图层数量最终预计会不断增加，这可能意味着未来将对全环绕栅极（GAA）晶体管以及互补场效应晶体管（CFET）进行更复杂的应用与实现[4] 掩模版尺寸与量产时间线 - 台积电计划于2030年开始使用传统的6×6英寸掩模版将High-NA EUV光刻机投入量产，随后在2031年建立一条使用6×12英寸掩模版的试点产线，目标是在2033年前将6×12英寸的High-NA光刻系统正式引入先进节点的生产中[5] - High-NA EUV光刻机可实现8nm的单次曝光分辨率，而当今Low-NA EUV光刻系统提供的单次曝光分辨率为13nm，但在配合传统6×6英寸掩模版使用时，曝光场仅为Low-NA设备的一半，为超大裸片制造带来挑战[5] - 制造大型AI加速器的芯片厂商必须要么将多个曝光场拼接在一起，要么采用多小芯片设计，但这两条路径各有难题，如设备生产效率下降和功耗增加[5] - 为规避6×6英寸掩模版的限制，台积电正与阿斯麦（ASML）合作，为6×12英寸掩模版的应用铺平道路[5] 产业链协同与行业支持 - 改变掩模版尺寸需要重新调整从EDA软件、掩模生产与写入设备到掩模搬运系统等一切环节，意味着整个半导体产业链都必须参与这场变革[6] - ASML总裁兼首席执行官Christophe Fouquet表示，预计High-NA EUV的采用率将随器件微缩路线图推进而逐步提升，起初采用现有6英寸掩模，随后在12英寸掩模支持下进一步深化，12英寸掩模能带来更高光刻机生产效率并助力行业满足对更小、更快、更节能芯片的需求[6] - ASML对转型持乐观态度，因该计划不仅得到英特尔和台积电支持，还得到三星支持[6] 率先采用High-NA EUV的制程工艺推测 - 根据台积电路线图，A10或A11（1nm/1.1nm级）似乎是为最关键图层采用High-NA EUV光刻机最有可能的候选者[6] - 台积电最新战略将路线图拆分为每年推出的面向消费端的节点（N2、N2P、N2X、A14、A13），以及大约每两年更新一次的高性能节点（2027年的A16，以及2029年的A12），公司此前已确认预定于2029年推出的A12和A13将继续依赖传统EUV光刻技术[6] - A13是A14的光学微缩版本，晶体管密度仅提升6%（其性能和功耗提升尚未公布），其在2030年的继任者很可能需要带来更显著提升[7] - 有理由推测A13的继任者——无论被称为A11还是A10——都将采用更先进的光刻技术，和/或台积电第三代纳米片GAA晶体管，以实现相比上一代显著提高的晶体管密度以及实质性的性能与功耗改善[7]