文章核心观点 - AI系统对数据处理能力持续增长的需求驱动下，前沿IC设计研发团队广泛借助硬件辅助验证（HAV）技术推进工作，涵盖SoC开发、SoC之上的软件构建以及完整系统级验证与确认 [5] - 硬件加速技术基于RTL代码为特定IC设计构建可执行模型，赋予设计团队对设计功能的全面可观测性，使团队能在流片制造前充分验证功能是否符合设计规格 [5] - 基于FPGA的原型验证在硬件可观测性上相较硬件加速技术做出一定妥协，换取更高执行速度，性能优势达5至10倍，使软件团队能在实体芯片就绪前开展固件乃至应用程序开发 [6] - 硬件加速与基于FPGA的原型验证相辅相成，在帮助企业以更高效率打造可靠产品方面发挥重要作用，在AI快速发展当下尤为关键 [6] - AI时代验证重点已从单一芯片功能正确性扩展到软硬件协同、系统级行为验证以及应用场景驱动的性能优化，硬件辅助验证正从工程工具演进为支撑AI芯片研发的核心基础设施 [17] - 未来能够实现硬件加速、原型验证与软件开发深度融合的统一HAV体系，将成为企业提升研发效率、控制设计风险并加速产品上市的重要竞争优势 [17] 行业背景与AI驱动需求 - 当今芯片设计规模扩张由AI驱动，涵盖生成式AI模型训练与运行、智能汽车赋能以及通用智能研究等领域 [8] - 先进IC制程工艺与日益普及的3D IC技术持续满足AI对算力的渴求并进一步助推其发展壮大 [8] - 大规模芯片设计主体仍由NVIDIA、AMD、英特尔、高通等企业主导，专注CPU与GPU设计研发，服务于云服务提供商、数据中心、超大规模云计算运营商及汽车制造商等系统级客户 [9] - 芯片厂商产品即芯片本身，只要芯片符合数据手册规格即为合格；系统级客户产品则是完整系统，芯片装配于电路板并运行从驱动程序、操作系统直至应用层的完整软件栈，需测试经过集成的完整系统而非仅RTL各模块 [9] - 云服务提供商示例中，团队需为生成式AI模型训练开发专用加速器，设计包含加速器ASIC，由大规模专用向量处理器阵列与存储器单元、CPU及DSP核心以及高带宽I/O接口构成，采用3nm工艺的大尺寸裸片等效门数约达200亿 [9] - 该芯片搭载于服务器主板，配备高速存储器、光学收发器及系统管理CPU，由Linux内核驱动控制，配置AI开发框架与专有生成式AI工具，开发计划要求向量处理器RTL设计、整颗芯片IP集成以及软件开发与测试同步启动并行推进 [9] 时间进度与效率要求 - 严格遵守设计进度至关重要，对IC设计公司而言率先将前沿AI芯片设计推向市场是成功关键，对系统级公司而言持续引入新AI功能是保持竞争优势的核心要素 [11] - 拥有配备兼容FPGA原型验证与硬件加速平台的先进硬件辅助验证系统，能帮助设计团队最大限度提升工作效率 [11] - 通过统一接口在FPGA原型验证与硬件加速平台之间灵活切换设计并保持行为一致性，使团队得以优化验证与确认方法论 [11] - 硬件加速与原型验证不仅须产出一致结果，还须打通接口以实现设计生产效率最优化 [12] 全设计容量与精细粒度需求 - 当今AI设计规模可达数百亿门级，设计人员可将设计分割并为每个部分配备独立测试平台分别验证，大多数设计在IP设计阶段均采用这一方式作为起点 [13] - 在IP集成与芯片级RTL验证阶段，所需设计分割与测试平台搭建将演变为庞大工程，且无法保证结果能准确预测完整设计行为表现 [13] - 对整个IC设计进行全面RTL代码调试无法替代基于完整设计的单一模型所带来的验证效果，对软件团队同样如此，在完整芯片模型上运行完整代码栈是不可替代的验证手段 [13] - 硬件加速与原型验证系统必须具备承载整个RTL设计的能力 [13] - 粒度同样至关重要，硬件团队可能从单个向量处理器设计探索起步，该处理器仅包含数千万门级规模，随着团队逐步搭建向量处理器与存储器实例互联网络、集成第三方IP并开始验证完整芯片行为，对系统容量需求将逐级提升 [13] - 完全扩展的硬件加速系统并非从一开始就不可或缺，企业级原型验证系统同样如此，但随着设计持续推进最终将需要一套完整硬件辅助验证系统 [13] 性能核心要素：执行速度与编译速度 - 性能不容妥协，涵盖执行速度与编译速度两大核心要素 [14] - 对硬件加速系统而言，执行速度决定特定硬件测试所需运行时长，直接影响验证团队在探索验证空间时所能尝试的测试数量，验证工作往往在时间耗尽时方告结束，执行速度从根本上决定验证覆盖深度 [14][15] - 编译速度在验证初期尤为关键，有助于加快迭代周转效率 [15] - 对企业级原型验证系统而言，执行速度至关重要，直接决定在完整RTL模型上运行完整软件负载是否具有可行性与实际操作性 [15] 资源共享与跨地域协作 - 对超大规模设计项目而言资源共享能力不可或缺，硬件辅助验证系统应具备支持分布于全球各地多个团队协同工作的能力 [15] - 从逻辑架构而言此类系统应部署于企业数据中心，汇聚速度最快、安全性最高的企业网络，应能便捷支持多个并行设计项目，同时便于IT组织在企业数据中心完成安装与运维管理 [15] - RTL设计团队与软件设计团队以交互方式并行推进各自工作，当软件团队的企业级原型验证系统发现缺陷时，软件开发人员可能与硬件团队紧密协作借助硬件加速系统共同追溯根本原因 [16] - 硬件加速系统与原型验证系统必须共享同一RTL模型，且该模型在两套系统上的行为表现须完全一致，两套系统之间若在用户界面、命令操作方式或数据表示形式上存在任何不一致，均会造成时间延误并带来潜在错误风险 [16] 西门子Veloce CS平台 - 西门子近期发布的Veloce CS硬件加速系统代表当前硬件辅助验证技术的前沿水准，由Veloce Strato CS硬件加速仿真平台、Veloce Primo CS企业级原型验证平台以及Veloce proFPGA CS基于FPGA的原型验证平台三大组件构成 [6] - 西门子EDA致力于提供世界上最全面的电子设计自动化（EDA）软件、硬件和服务组合，帮助客户加快推出改变生活的创新产品并成为市场领导者 [3] - 西门子EDA Veloce CS平台基于硬件加速、原型验证与软件开发深度融合的统一HAV体系理念打造，帮助客户以更高效率完成从芯片到系统的验证闭环，应对AI时代不断提升的复杂性挑战 [17]