行业与公司 * 行业：半导体设计、先进封装、人工智能加速器芯片[1] * 公司：谷歌 (Google)、英特尔 (Intel)、博通 (Broadcom)、新思 (Synopsys)、联发科 (MediaTek)[3][4] 核心观点与论据 * 谷歌TPUv9技术方案：整体方案处于早期评估阶段，但关键技术方向已基本明确，包括采用3D堆叠技术以及对计算Die进行堆叠，并整合3D DRAM和SRAM或其混合体[1]；核心目标是服务超大规模推理基础设施，要求在处理高batch size的同时支持深度推理[1] * 谷歌TPUv9封装方案：在3D堆叠结构中，计算芯片更靠近中介层，SRAM堆叠在计算芯片上方[2]；计算芯片与3D存储器之间采用混合键合技术，该技术目前能实现每平方毫米1万至2万个触点，对于存储器I/O已足够[3] * 谷歌TPUv9供应链与合作伙伴：项目早期阶段，在架构评估、关键技术选型和IP选择层面，主要是新思与谷歌直接合作，博通参与度不高，也未涉及联发科[4]；联发科在TPUv8项目上的表现据称不佳[4]；未来合作模式取决于谷歌的商业决策[4] * 潜在制造合作方：目前没有TPU项目前道在台积电、后道在英特尔的方案，主流趋势是完全在美国本土制造[3]；英特尔18AP工艺当前主要服务于英伟达和苹果[3]；预计到2027年，当18AP工艺进入规模量产、14AE工艺进入早期风险市场阶段时，英特尔可能会引入博通这类ASIC设计服务业务[3]；博通目前不愿用其客户项目为英特尔的18AP工艺进行风险爬坡[3]；一旦14AE工艺成熟，博通的一个核心客户确实是谷歌，未来存在谷歌TPU完全采用英特尔前后道工艺的可能性，但这是较远期规划[3][4] 其他重要内容 * 设计挑战：当前设计面临的挑战是片上SRAM缓冲容量不足，导致大量权重访问需在HBM和主计算芯片间反复进行，造成计算效能损失[2] * 技术细节：虽然存在不使用HBM的备选方案，但采用定制化的HBM是主流方向[1]；将SRAM集成到中介层内部的方案基本不会采用[2]；中介层是平面结构，其横向的片间通信不适合高速、大容量的通信需求[3] * 产品预期：预计TPUv9这一代的Die Size会变得更大，可能会出现类似NVIDIA Ultra这种多Die整合的结构[5]