半导体封装技术CoWoP分析 核心观点 - CoWoP（Chip-on-Wafer-on-PCB）是一种新型封装技术，通过省去CoWoS中的ABF基板层，将中介层直接与PCB互连，可能简化结构、提升效率并降低成本 [5][8] - 技术商业化可能性较低，因面临线宽/线距差距（PCB仅20-30微米 vs CoWoS-L的5微米）、技术验证不足及台积电参与度低等挑战 [11][12] - 英伟达可能在Rubin Ultra上同时推进CoWoS-L和CoWoP，但更倾向成熟CoWoS-L技术 [12] 技术原理与优缺点 - 原理：完成中介层制造后直接安装到PCB，跳过ABF基板键合环节 [8] - 优势： - 减少传输损耗，提升NVLink互连适用范围 [9] - 优化热管理，降低基板成本（基板成本每代上涨） [9] - 可能减少后端测试步骤 [9] - 劣势： - 仅苹果验证过mSAP/SLP PCB技术，且GPU应用面临载流能力挑战 [10] - PCB线宽/线距与ABF基板差距显著（20-30微米 vs 亚10微米） [11][16] 商业化前景 - 中期可行性低，因技术路径与英伟达现有路线（CoWoS-L、CoPoS）冲突 [11] - 关键障碍： - 需PCB线宽/线距缩至10-20微米，当前仅达25/25微米 [14][16] - 台积电未积极参与，主要依赖PCB厂商和OSAT [12] 供应链影响 - ABF基板厂商：附加值可能降低，但PCB业务厂商可通过高价值mSAP板弥补（售价为现有HDI的1-2倍） [15] - PCB制造商： - 欣兴电子具优势（苹果SLP供应商+ABF业务经验），但需解决大尺寸板良率问题（面积达SLP 50倍以上） [16] - 需大规模投资洁净室、光刻工具等 [16] - 材料厂商： - 覆铜板（CCL）可能采用含玻璃纤维的改进版本，EMC和Nittobo或受益 [17] - 测试环节： - 板级测试（BLT）和系统级测试（SLT）需求可能上升，芯片探针测试增加 [18] 技术路径对比 - CoWoS-L：技术成熟，支持5/5微米线宽/线距，适合Rubin Ultra [12] - CoPoS：台积电与日月光主导的面板级封装替代路线 [12] - CoWoP：依赖PCB技术突破，需解决信号/电源布线分离或光互连技术应用 [14]