英特尔代工事业部发布AI/HPC测试载体 - 公司发布一款面向人工智能和高性能计算应用的“人工智能芯片测试载体”，用于验证未来处理器的物理构建与组装方式，该载体已具备量产能力 [2] - 测试载体尺寸达到8个光刻版大小，采用系统级封装方案，集成4个逻辑芯片块、12组类高带宽内存4堆栈以及2个输入输出芯片块 [2] - 此次展示并非实际可运行的加速器，而是一套完整的集成方案演示，旨在展示将大型计算芯片块、高带宽内存堆栈、高速互联及新一代供电技术整合到可量产封装体的能力 [2] 封装与集成技术方案 - 技术平台核心是4个基于英特尔18A制程工艺打造的大型逻辑芯片块，集成了环绕栅极晶体管与背面供电技术 [3] - 逻辑芯片块两侧配置类HBM4内存堆栈与I/O芯片块，各组件间通过增强型嵌入式多芯片互连桥接技术2.5D桥接器实现互联 [3] - 公司对EMIB-T技术进行了升级，在桥接器内部增设硅通孔，使电力与信号能横向与纵向传输，以提升互连密度与供电效率 [3] - 平台逻辑架构针对通用芯片互连标准设计，支持32吉比特每秒及以上的传输速率，该接口标准似乎也用于连接类相干高带宽内存4增强版堆栈 [3] 垂直整合与3D堆叠战略 - 技术路线图中包含专为“芯粒堆叠”场景开发的英特尔18A-PT制程工艺，该工艺具备背面供电、穿透式硅通孔以及混合键合技术 [4] - 在测试载体中，18A-PT基底芯粒被置于18A/18A-P计算芯粒下方，可充当大容量缓存或承担额外运算任务 [5] - 为实现芯粒间垂直互联，采用了Foveros系列封装技术，包括Foveros 2.5D、Foveros-R以及Foveros Direct 3D技术，可在有源芯片间实现高精度铜-铜键合 [5] - 结合EMIB桥接技术，这些方案使公司能够构建“横向+垂直”的混合集成架构，并将其定位为大型硅中介层方案的替代选项，宣称具备更高的晶圆利用率与产品良率 [5] 供电系统创新 - 技术平台整合了公司最新的一系列供电创新技术，以应对多芯片粒架构AI/HPC加速器的供电设计瓶颈 [6] - 具体技术包括：背面供电技术、片上全品类金属绝缘金属电容器、EMIB-T桥接器层级的去耦电容、基底芯粒端的嵌入式密集型去耦电容与嵌入式金属绝缘金属薄膜电容，以及嵌入式同轴磁集成电感器 [6] - 这些技术共同支撑起“半集成式电压调节器”的运行，该调节器被部署在每组内存堆栈下方及封装体底层 [6] - 分层供电网络的设计目标是在应对生成式AI负载的瞬时大电流波动时避免电压裕量崩溃，并在算力峰值时提供稳定充沛的纯净电力 [6] 行业趋势与公司战略 - 该技术概念印证了下一代高性能AI处理器将采用多芯片粒架构的趋势，且英特尔代工事业部已具备相应的制造能力 [3] - 推出此测试载体是公司吸引客户的重要手段，但其计划于2027年推出的代号为Jaguar Shores的AI加速器是否会采用此架构仍有待观察 [6]