文章核心观点 - 行业正从2D、2.5D向3D及更先进的3.5D芯片堆叠技术演进，以解决高性能计算和人工智能系统中计算引擎互连的延迟、功耗和集成度问题 [1][2][6] - 博通公司开发的3.5D XDSiP（超大尺寸系统封装）技术代表了这一趋势的前沿，通过将多个计算芯片和HBM内存堆叠在单个插槽内，能显著提升信号密度、降低功耗和延迟 [8][11][16] - 该技术已获得多家行业领先公司的采用，预计将在未来几年内实现商业化出货，预示着芯片封装技术将进入新的发展阶段 [11][16] 技术演进与行业驱动力 - 芯片设计正从二维走向三维堆叠，以应对组件延迟和电路集成度挑战，2.5D堆叠（如使用中介层连接GPU与HBM）和3D堆叠（如用于CPU/GPU缓存）已成为行业实践 [1] - 将多个计算引擎（如GPU/XPU）集成在主板上的传统方式，其片外连接每比特功耗高达3到5皮焦耳，存在显著弊端 [2] - 若将包含四个计算引擎的系统简化为一个插槽，并使用芯片间互连，每比特功耗可降至低于0.2皮焦耳，同时降低延迟，这是推动3D堆叠技术的核心动力 [6] - 无论复杂性和成本如何，3D堆叠技术势在必行，目标是制造出性能最高的计算单元插槽 [6][8] 博通3.5D XDSiP技术详解 - 博通3.5D XDSiP技术典型设计包含多个堆叠的计算芯片和多个HBM内存堆叠，最初版本最多可容纳12个HBM堆叠，且数量在持续提升 [8] - 该技术采用背对背连接方式，当前信号密度约为每平方毫米1500个信号 [14] - 采用3.5D XDSiP技术后，两个芯片之间的信号密度几乎提高一个数量级，达到每平方毫米14,000个信号 [16] - 该技术与AMD和台积电开发的“面对面”3D SoIC方法不同，博通已研发此技术超过五年 [12] - 技术实现依赖于芯片金属层对齐及专用粘合剂，博通与台积电正合作开发此类粘合剂 [14] 行业应用与采用情况 - 富士通在其未来的“Monaka”Arm服务器CPU（144核，混合2纳米和5纳米工艺）设计中采用了博通的3.5D XDSiP技术，计划将一个2纳米计算芯片堆叠在5纳米计算芯片之上，预计2027年发布 [8][11] - 除富士通外，另有六家公司在定制AI XPU设计中采用了3.5D XDSiP技术 [11] - 这六家XPU制造商中包括亚马逊网络服务（AWS）的Trainium4（预计2024年底发布，可能2027年大规模部署）和Meta Platforms的MTIA 500（预计2027年发布） [11] - 博通预计，这六款产品中至少有一款将于2026年下半年出货 [16] - 采用该技术的客户策略是确保顶层芯片采用最先进工艺节点（如3纳米、2纳米甚至1.4纳米）以实现最高计算性能，并将高性能计算芯片置于顶层以利散热，将SRAM、低活动计算芯片和互连芯片置于底层 [11] 相关产品与技术策略 - 谷歌在其最新的TPU 8 XPU中采用HBM3E内存而非更新的HBM4，SambaNova Systems在其SN50 RDU中采用HBM2E内存，推测部分XPU厂商希望通过使用成本更低的HBM内存并借助3.5D等堆叠技术来获取容量和带宽，以推迟HBM架构更新 [8] - 博通3.5D XDSiP技术支持客户混合使用不同工艺节点的芯片，例如将2纳米芯片堆叠在3纳米芯片之上，提供了设计灵活性 [11]