文章核心观点 - 到2030年，微处理器封装将集成一万亿个晶体管，这需要材料、器件物理和工艺集成方面的重大突破以降低能耗，支持AI的可持续发展[2] - 实现该目标的关键是开发一种革命性新型晶体管，能够在低于300mV的超低电源电压下工作，同时提供可接受的开关速度[2] 晶体管技术发展历程与挑战 - 经典扩展（CPU）时代 (1965-2005): 摩尔定律与丹纳德缩放定律结合，开启了近40年黄金时代，晶体管栅长从微米级缩小到纳米级，工作电压从5V降至1.2V，芯片时钟频率提升至3GHz[3][5] - 移动（SoC）时代 (2005-2022): 研发重点从追求原始开关频率转向在固定功耗内最大化性能（每瓦性能），多核架构成为解决方案，但“暗硅”问题出现，且二氧化硅栅介质厚度缩小达到物理极限[7][8][9] - 功率密度挑战: 对性能的追求导致器件尺寸缩小快于电压，功率密度被推至约150W/mm²的极限，丹纳德缩放定律失效[7] 英特尔引领的关键技术创新 - 迁移率增强：应变硅: 2004年，英特尔推出采用嵌入式硅锗和新型覆盖层的单轴应变方法，大幅提升PMOS和NMOS迁移率，该技术具有高度可扩展性，至今应用于所有现代晶体管[10][12][13] - 栅极介质革新：高K金属栅: 英特尔在45纳米节点（2007年）推出替换栅极工艺，用高介电常数栅介质和金属栅电极取代二氧化硅和硅栅电极，戈登·摩尔称其为自20世纪60年代以来晶体管领域最重大的变革[13] - 平面晶体管极限与FinFET: 2011年，英特尔在22nm节点率先将3D FinFET投入量产，纳米级鳍片实现了卓越的静电控制，在更低电压下获得更高性能，驱动电流显著提升[15][16] 人工智能时代与未来晶体管架构 - 架构转变: 计算平台从通用CPU转向特定领域加速器（GPU/ASIC），晶体管架构也随之向环栅或带状场效应晶体管演进[18] - RibbonFET与堆叠架构: RibbonFET是FinFET的自然演进，提供更高驱动电流、更优静电性能及更低工作电压[18]；堆叠式RibbonFET将N型和P型晶体管相互堆叠，可在给定芯片面积内将晶体管密度提高超过1.5倍[20] - 未来沟道材料: 二维过渡金属硫族化物薄膜被研究作为沟道材料以实现进一步尺寸缩小[22] 应对能源挑战的超低功耗晶体管方案 - 核心需求: 为应对AI计算不可持续的能源增长及3D堆叠芯片的散热极限，必须开发能在超低电压下工作的新型晶体管[22][23] - 性能提升途径: 需要开发具有超陡亚阈值斜率的晶体管，并使用高迁移率沟道材料[24] - 潜在技术方案: - 负电容场效应晶体管利用铁电栅极绝缘材料降低亚阈值斜率和等效氧化层厚度[26][28] - 铁电场效应晶体管依靠低矫顽电压的铁电材料产生“有效”的超陡亚阈值斜率[28] - 隧道场效应晶体管面临驱动电流低和亚阈值斜率改进不如预期等问题[28] - 高迁移率沟道材料: 将锗、III-V族化合物和碳纳米管等材料引入硅衬底，有望提升超低电压下的驱动电流[28] 未来展望 - 未来十年微处理器封装中的晶体管数量将继续大幅增长，开发超低电压晶体管是解决万亿晶体管时代能耗与散热问题的关键之一[30] - 过去60年每当面临挑战时行业都能开辟新道路，技术发展的空间依然巨大[30]