半导体制造技术演进 - 领先的晶圆代工厂和IDM厂商正在向2纳米（或同等）技术节点量产迈进，其中环栅（GAA）纳米片晶体管将发挥核心作用 [1] - GAA纳米片器件架构作为FinFET技术的后继者，旨在进一步缩小SRAM和逻辑标准单元的尺寸 [1] - GAA纳米片器件的主要特点是垂直堆叠两个或多个纳米片状导电沟道，每个逻辑标准单元包含一个堆叠用于p型器件，另一个堆叠用于n型器件 [1] - GAA纳米片晶体管相比FinFET具有优势：栅极从各个方向包围导电通道，即使在较短的通道长度下也能增强栅极对通道的控制 [1] GAA纳米片技术发展 - 在芯片制造商过渡到CFET技术之前，GAA纳米片技术预计将持续至少三代技术 [2] - 根据imec的路线图，CFET的量产只有从A7节点开始才可行，这意味着GAA纳米片时代必须至少延伸到A10技术节点 [2] - A10技术节点的单元高度预计将小至90纳米，但在不影响性能的情况下缩小基于GAA纳米片的标准单元尺寸极具挑战性 [2] - Forksheet设备架构可能带来缓解，它是一种非破坏性技术，比常规GAA纳米片技术具有更大的扩展潜力 [2] Forksheet技术演进 - 2017年imec推出了forksheet器件架构，首先作为SRAM单元的缩放助推器，后来作为逻辑标准单元缩放推动器 [4] - Forksheet架构的独特之处在于在栅极图案化之前在nMOS和pMOS器件之间放置一层电介质壁，从而实现比FinFET或纳米片器件更紧密的n到p间距 [4] - 这种配置允许进一步缩小单元面积（单元高度高达90nm），同时仍提供性能提升 [4] - 在VLSI 2021上，imec展示了300毫米内壁forksheet工艺流程的可制造性，证实forksheet是最有前景的器件架构 [6] 可制造性挑战与改进 - 主要的挑战与内壁本身的可制造性有关，介电壁需要非常薄（8-10nm），且会暴露于所有后续的前端制程蚀刻步骤中 [8] - 专用掩模必须精确地落在薄介电壁上，这对p/n掩模对准提出了挑战 [8] - 90%的器件具有用于n和p沟道的公共栅极，介电壁会阻碍这种pn连接栅极 [8] - 芯片制造商担心三栅极架构，因为栅极仅从三面包围沟道，存在失去对沟道控制的风险 [8] 外壁Forksheet技术 - imec在VLSI 2025上展示了一种新颖的forksheet器件架构，命名为"外壁"forksheet [10] - 外壁forksheet将介电壁置于标准单元边界处，使其成为pp或nn wall，可以加厚至约15纳米，而不会影响90纳米的单元高度 [12] - 外壁forksheet采用wall-last集成方法，介电壁在集成流程接近尾声时进行处理 [12] - 外壁forksheet有望在五个关键方面超内壁forksheets设计：降低工艺复杂性、提供卓越性能并保持面积可扩展性 [13] 外壁Forksheet的优势 - 由于采用了wall-last集成方法，电介质壁省去了几个复杂的FEOL步骤，可以由主流的二氧化硅制成 [13] - 壁的宽度可以放宽至约15nm，从而简化工艺 [13] - 可以轻松连接一个标准单元内的n和p器件的栅极，而无需穿过介电壁 [13] - 外壁forksheets有望提供优于内壁器件的栅极控制，形成Ω-gate而非三栅极forksheets结构 [14] - 通过TCAD模拟，刻蚀掉5纳米的介电壁是最佳选择，可将驱动电流提高约25% [16] 性能与面积优势 - 基于外壁forksheet的SRAM单元面积减少了22%，这是由于在栅极间距缩小的基础上，pp和nn间距也减小了 [25] - 对于A10节点，需要一个外壁forksheet来保持与之前的A14和2nm节点的频率指标一致 [25] - 在纳米片和内壁forksheet器件中实现全沟道应力具有挑战性，它的缺失会导致驱动电流损失约33% [25] - 外壁forksheet器件中实现有效源/漏应力器的能力将在环形振荡器设计中产生进一步的性能优势 [25] 未来展望 - Forksheet器件架构旨在将基于纳米片的逻辑技术路线图扩展到A10技术节点，并预期CFET能够实现量产 [28] - imec目前正在研究外壁forksheet设计与CFET架构的兼容性，以及CFET能从这种创新的扩展助推器中获得PPA效益 [29]