第五届RISC-V中国峰会概况 - 峰会于2025年7月16至19日在上海张江科学会堂举办，设置1场主论坛、9场垂直领域分论坛、5场研习会、11项同期活动及4500平方米展览区，吸引数百家企业、研究机构和开源社区参与[1] - EDA分论坛汇聚西门子EDA、芯来科技、晶心科技、思尔芯、新思科技等企业技术专家，聚焦RISC-V系统设计调试、仿真优化与验证等创新探索[1] 西门子EDA的RISC-V调试解决方案 - 推出Tessent UltraSight-V调试系统，针对2.5D/3D芯片集成和海森BUG等复杂场景，通过硬件IP模块（处理器分析模块+增强型追踪编码器）实现端到端调试[4] - 支持USB/JTAG/AXI多接口，兼容GDB/VS Code开发环境，具备三大特性：1）DMA技术提升调试速度 2）周期精确指令追踪 3）多芯片系统级调试能力[4] - 方案集成UVM验证环境，可降低30-50%调试成本，缩短产品上市周期20%以上[4] 芯来科技的仿真优化技术 - 发布基于SystemC的Near Cycle Model建模技术，解决QEMU/Gem5等工具精度不足问题，通过集成Cycle信息使软件性能评估误差率降至<2%[7] - 采用Profiling技术优化热点函数，案例显示AES加解密程序CPU占用率下降40%，支持与第三方虚拟平台无缝集成[7][8] - 公司作为国内RISC-V IP龙头，2018年成立以来市场份额持续领先[7] 晶心科技的指令开发工具链 - 推出ACE框架实现RISC-V指令快速开发：仅需2个设计文件即可生成硬件RTL代码，通过COPILOT工具自动生成Verilog和软件代码[11] - AndesCycle仿真器提供流水线可视化分析，实测ByteDance视频编解码指令提速4.5%，深度学习sigmoid函数加速39%[12] - 方案支持早期性能验证，可减少50%指令开发周期[11][12]