峰会概况 - 第五届RISC-V中国峰会于2025年7月16至19日在上海张江科学会堂举办，设置1场主论坛、9场垂直领域分论坛、5场研习会、11项同期活动及4,500平方米未来科技展览区，吸引数百家企业、研究机构及开源技术社区参与 [1] - 中国科学院计算技术研究所徐易难在EDA分论坛发表主题演讲，探讨"SVM：可用综合方法实现RISC-V处理器的高效验证" [1] 处理器验证现状与挑战 - 验证环节已成为芯片开发瓶颈：86%芯片项目首次流片失败，75%项目超预定时间表，验证工程师与设计工程师比例自2007年持续上升 [3] - 协同仿真方法面临两大核心问题：RISC-V指令集扩展导致验证工作量激增，多核处理器仿真速度较单核下降92% [3] - 硬件仿真平台（如FPGA）可加速验证过程，但通信开销仍限制性能，Cadence Palladium等高性能平台亦无法完全解决 [4][5] SVM方法创新与技术突破 - 可综合验证方法（SVM）通过全硬件化验证逻辑消除通信开销，需解决三大挑战：软件REF电路硬件迁移、硬件REF执行效率提升、硬件环境调试机制缺失 [5] - 关键技术包括：语义代码迁移技术（实现指令集精准硬件化）、简化硬件参考模型SRef（验证速度提升）、硬件化调试机制（集成断言/计数器/错误日志） [6] - 实验数据显示：FPGA平台验证速度达60MHz（较DiffTest快10倍），Cadence Palladium平台达1.9MHz接近理想速度 [6] 行业应用前景 - SVM方法已在香山、果壳等RISC-V处理器验证中成功应用，为指令集扩展背景下的高效验证提供解决方案 [6] - 该技术不仅适用于RISC-V领域，其方法论可扩展至其他硬件验证场景，推动行业验证技术向高效精确方向发展 [7]