文章核心观点 - 比利时微电子研究中心（imec）在晶圆对晶圆混合键合与背面互连技术领域取得突破，为CMOS 2.0技术的发展铺平道路 [1] - CMOS 2.0技术通过将系统级芯片拆分为多个专用功能层并进行异质堆叠，解决了传统CMOS工艺按比例缩小的局限性 [1] - 这些技术创新旨在突破人工智能、移动设备等应用在计算性能提升时面临的瓶颈 [2] CMOS 2.0 技术核心 - 技术核心在于采用先进3D互连与背面供电网络，能在晶圆两侧实现高密度连接 [2] - imec在2025年VLSI研讨会上展示了两项关键成果：间距250纳米的晶圆对晶圆混合键合和背面间距120纳米的介质通孔 [2] - 这些技术提供了逻辑对逻辑或存储对逻辑堆叠所需的精细度 [2] 晶圆对晶圆混合键合 - 该技术优势在于实现亚微米级间距，提供高带宽、低能耗的信号传输 [3] - 工艺步骤包括室温下对齐并键合两个已加工晶圆，通过退火形成永久性铜-铜键合与介质键合 [3] - imec通过键合前光刻校正技术将键合间距缩小至300纳米，使95%的芯片对准误差小于25纳米 [3] - 在2025年VLSI研讨会上展示了六边形焊盘网格架构下250纳米间距键合的可行性 [3] 背面互连技术 - 作为正面键合的补充，该技术通过纳米级硅通孔或直接接触方式实现正面-背面连接 [4] - 背面供电网络从背面输送电力，减少了电压降并缓解了正面后端制程的信号布线拥堵问题 [4] - imec采用通孔优先工艺制作出背面介质通孔，该通孔以钼填充，底部直径20纳米，间距120纳米 [4] - 通过极致晶圆减薄工艺降低通孔深宽比，并确保TDV与55纳米背面金属层之间15纳米的对准余量 [4] 背面供电网络优势 - 将电力分配功能转移到晶圆背面，可容纳更宽、电阻更低的互连线 [6] - 设计-技术协同优化研究显示，该技术能提升常通型设计的功耗、性能、面积与成本表现 [6] - 在2纳米移动处理器设计中，与正面供电网络相比，BSPDN将电压降减少122毫伏，实现22%的面积节省 [6] 技术落地与未来展望 - 在纳米集成电路试点产线与欧盟资金支持下，CMOS 2.0技术已从概念走向实用 [7] - 该技术为半导体生态系统提供了可扩展的解决方案 [7] - 未来当键合间距缩小至200纳米以下时，与设备供应商的协作将成为解决对准难题的关键 [7] - 高密度正面与背面互连技术将开启计算创新的新时代 [7]