文章核心观点 - 三星电子和SK海力士为突破下一代DRAM在10纳米以下工艺的物理限制，正采取截然不同的技术路线：三星电子探索“垂直”堆叠方案，而SK海力士追求“平面极致”的微缩化方案[1] 三星电子的技术路线 - 公司正在研发16层垂直堆叠DRAM工艺，旨在像建造公寓楼一样将存储单元垂直堆叠，以最大化面积效率[1] - 公司考虑将环栅技术应用于DRAM，该技术能使晶体管栅极环绕沟道四个侧面，从而更精确控制电流并大幅降低漏电流[1] - 在DRAM中应用GAA技术面临挑战，因为DRAM采用1晶体管1电容结构，需在狭小单元内容纳大容量电容器和GAA晶体管，且电容器长宽比也需提高[1] - 公司提出的解决方案是将电容器水平放置并逐层堆叠，同时采用单元上层技术，相当于将NAND闪存中使用的单元上层技术移植到DRAM中[2] SK海力士的技术路线 - 公司的研究方向是“4F²垂直栅”DRAM，目标是同时实现高集成密度和成本竞争力[2] - 与现有的6F²结构相比，4F²结构能够将单个DRAM单元的面积减少30%以上[2] - 为应对单元微缩带来的干扰，公司应用了位线屏蔽技术来抑制耦合噪声，并加入了核心共享背栅技术以增强晶体管阈值电压控制[2] - 公司正考虑采用“芯片减薄”技术来减薄芯片，以确保在晶圆键合结构下的稳定运行，这被视为向4F²结构过渡并着眼未来混合方法的尝试[2] 行业动态与展望 - 两家公司计划在今年的超大规模集成电路研讨会上展示各自在下一代DRAM技术上的研究成果[2]