英特尔晶圆代工展示极致多芯片封装技术 - 英特尔晶圆代工展示了一款概念性多芯片封装设计，其尺寸可扩展至市面上最大AI芯片的12倍（光罩尺寸为12倍，超过了台积电的9.5倍）[1] - 该设计旨在面向人工智能和高性能计算应用，集成了至少16个计算单元和24个HBM5内存堆栈[1] - 英特尔此前已率先打造了由47个芯片组成的显式解耦式芯片设计，其Ponte Vecchio计算GPU保持着多芯片设计数量最多的纪录[1] 封装结构与工艺技术 - 概念设计采用2.5D/3D多芯片封装，包含16个大型计算单元（AI引擎或CPU）[1] - 计算单元采用英特尔14A甚至更先进的14A-E工艺技术制造（1.4nm级、第二代RibbonFET 2环栅晶体管、改进的PowerVia Direct背面供电）[1] - 计算单元位于八个采用18A-PT工艺（1.8nm级，通过硅通孔和背面供电增强性能）制造的基础芯片之上，这些基础芯片可执行额外计算或提供大量SRAM缓存[2] - 计算单元与基础芯片之间利用超高密度10微米以下铜对铜混合键合技术（Foveros Direct 3D）连接，以提供最大带宽和功率[2] - 基础芯片之间以及与I/O芯片的横向（2.5D）互连采用基于UCIe-A的EMIB-T（增强型嵌入式多芯片互连桥，带有TSV）技术，最多可支持24个HBM5内存堆叠[2] 互连、内存与扩展能力 - 封装提议使用基于UCIe-A的EMIB-T接口连接定制的HBM5模块，而非符合JEDEC标准的HBM5堆栈，可能是为了获得更高的性能和容量[3] - 整个封装还可容纳PCIe 7.0、光引擎、非相干结构、224G SerDes、用于安全等的专用加速器，甚至LPDDR5X内存以增加DRAM容量[3] 产品路线图与行业竞争 - 英特尔展示了两种概念设计：“中等规模”设计包含四个计算单元和12个HBM显存；“极端规模”设计包含16个计算单元和24个HBM5显存堆栈[7] - 中等规模设计以今天的标准来看相当先进，但英特尔现在就可以量产[7] - 这种极致封装概念可能会在本十年末出现，届时英特尔将完善其Foveros Direct 3D封装技术以及18A和14A生产节点[7] - 如果英特尔能在本十年末生产出这种极致封装，将使其与台积电并驾齐驱，台积电也计划推出类似产品，预计部分客户会在2027-2028年左右使用其晶圆级集成产品[7] 技术挑战 - 在短短几年内将这种极致设计变为现实是一个巨大挑战，必须确保组件在安装到主板上时不会变形，即使是在极小的公差范围内，也不会因长时间使用后的过热而发生形变[7] - 行业需要学习如何为尺寸堪比智能手机（最大可达10,296平方毫米）的巨型处理器提供充足的热量和散热[7]