文章核心观点 芯片制造行业正处于需求旺盛的“超级周期”与技术进步放缓的“摩尔墙”并存的奇特时期[1] 行业正通过多种前沿技术创新来应对挑战，包括3D NAND的垂直堆叠与架构创新、逻辑芯片中铜互连的替代材料、二维材料取代硅的潜力以及CFET等下一代晶体管技术[1] 这些进展在IEDM 2025会议上得到了集中展示，指明了芯片制造的未来发展趋势[1] 3D NAND技术发展 - **行业背景与挑战**：NAND闪存需求激增，但产能受限于洁净室空间，制造商需通过升级现有生产线来提升供应[3] 领先的3xx层3D NAND工艺良率约为20-30 Gb/mm²，一片12英寸晶圆可生产超过30TB存储器[3] 技术微缩面临成本上升、性能提升平缓的挑战[1] - **容量扩展途径**：扩展每片晶圆存储容量主要有四个途径：逻辑缩放（每单元存储位数）、垂直扩展（堆叠层数）、横向缩放（单元尺寸/数量）和架构扩展（减少开销的技术）[4] 目前行业主要关注成本最低的垂直扩展，即增加堆叠层数[8] - **SK海力士321层V9工艺**：其321层工艺相比上一代238层工艺，单片存储容量提升了44%[4] 实现更多层数的关键是在单个“deck”（由导电层和绝缘层交替堆叠而成）上增加“plug”（填充完毕的沟道），并通过重复此循环堆叠更多deck[10] 增加层数导致加工难度剧增，从V8到V9，总加工步骤增加了30%，蚀刻步骤增加了20%[11] 但其商业前景面临挑战，其21 Gb/mm²的密度与美光276层G9相当，而美光仅用两层deck，成本更低[13] - **三星的钼字线技术**：三星在其现有V9 286层技术中，将字线金属从钨改为钼，虽然制造更困难，但带来了显著性能提升：接触电阻降低40%，读取时间缩短30%以上，寿命测试故障率降低94%[15][16] 其关键技术是先生长一层氮化钼籽晶层，再转化为纯钼，实现了无衬垫的高质量钼层沉积[16] - **SK海力士的5比特/单元创新**：公司展示了一种新架构，将每个存储沟道分割成两个半圆柱体“区域”，使每个单元存储5位数据变得更容易[19] 传统架构需要32个不同的阈值电压状态，而新架构通过并联读取两个站点，仅需每个站点6个状态即可获得36个组合状态，更易于读取[21] 但该工艺制造非常困难，目前不具备成本效益[23] 逻辑芯片互连技术演进 - **铜互连的瓶颈与钌的替代**：当节点尺寸缩小至10纳米以下，铜互连因“尺寸效应”导致电阻率急剧上升[24] 业界开始探索钌作为替代方案[24] - **三星的高织构钌互连**：三星通过钌原子层沉积技术实现晶粒取向工程，制造出具有99% (001)取向度的薄膜，显著降低了电子散射[25] 在横截面积仅为300 nm²的超细互连线中，电阻降低了46%；对环栅FET的仿真显示，使用该技术可使M1线电阻降低26%[25] 其“超循环”沉积工艺最终能形成近乎单晶的结构，使电流方向与低电阻c轴平行[28] - **IMEC的路线图与全自对准通孔**：根据IMEC路线图，从A14到A10节点将开始从铜过渡到钌；A7节点将引入16纳米间距，这可能是单次曝光High-NA EUV光刻的极限[30] 在16纳米间距下，通孔关键尺寸仅约8纳米，需要全自对准通孔技术来保护气隙结构并防止互连失效[32] 其工艺流程结合了低NA EUV光刻、干湿法刻蚀、间隔层沉积、CMP和选择性去除等复杂步骤[34][36][37] 二维材料在逻辑器件中的应用 - **应用动因与集成挑战**：二维过渡金属二硫化物因更大的带隙和更高的有效质量，能抑制源漏隧穿效应，是解决硅FET在10纳米以下栅长时关态漏电流激增问题的可行方案之一[39][48] 当前主要挑战在于大规模制造集成，包括高温生长兼容性、环境安全问题以及300毫米晶圆级转移或直接生长技术的成熟度[39][40] - **接触电阻与CMOS可行性**：提升器件性能的关键是降低接触电阻，目标是在低工作电压下使Rc < 100 Ω·µm[42] CMOS工艺面临p型器件性能不足的非对称性问题，其核心机制包括费米能级钉扎和界面偶极子效应，导致空穴注入困难，p型接触电阻高[44] - **变异性与层控制**：制造过程中的损伤、层数变化导致的带隙转变以及堆垛顺序错误，都会引入显著的器件性能变异性[47] 多层膜被视为一种务实的工程折衷方案，但层数控制仍很困难[47] - **技术进展与工程优化**：台积电2022年展示了GAA单层MoS₂ n型FET，证明了架构可行性[50] 其2025年研究通过在高介电常数栅介质与沟道间插入中间层，将等效氧化层厚度从约2纳米缩小到约1纳米，使导通电流提高约2-3倍，迟滞降低约30-40%[51] 通过转向氮基离子液体并加强表面预处理，单层WSe₂的空穴迁移率可超过100 cm²/V·s[52] - **接触几何与建模工具**：业界正寻求如C型接触等可制造的接触几何形状，以克服工艺偏差[53] 二维器件的研发还受限于物理建模工具的成熟度，需要连接TCAD仿真与第一性原理计算的高效工具链来加速产品化进程[55] - **发展现状总结**：当前二维FET的研究重点已从追求单一性能记录，转向解决可重复制造的基础问题，包括晶圆级集成、低偏置接触电阻、p型器件性能提升以及变异性的控制[56] 下一个重要里程碑是展示在集成、接触、极性对称性和变异性控制上都取得进展的、具有统计可信度的晶圆级产品[56]