文章核心观点 - Rapidus宣布进军半导体后道工艺领域，计划开发混合键合和面板级封装等下一代技术，以实现超短TAT生产[3][4] - 作者质疑Rapidus在前道工艺实现2纳米量产及后道工艺实现超短TAT的可行性[8][9] - 半导体行业正经历从前道工艺微缩化向后道3D IC技术的范式转变[26][29] - 3D IC时代代工厂需承担封装平台提供、芯片管理、外部采购及最终组装等任务[34][35][36][37] - 台积电已建立包括CoWoS、InFO、SoW等在内的3D IC平台布局[40][42][43] - HBM制造周期长、良率低且产能紧张，成为AI芯片生产的瓶颈[66][67][68] - Rapidus的2纳米量产和超短TAT 3D IC制造计划面临重大技术挑战[70][71] 半导体制造流程 - 半导体制造分为设计、前道工艺（晶圆制造）和后道工艺（芯片封装）三个阶段[5] - Rapidus计划2027年量产2纳米芯片，2025年已在北海道建成试验生产线[7] - 晶体管微缩化面临发热限制速度提升的瓶颈，促使Chiplet（3D IC）技术兴起[17][21] 3D IC技术发展 - 3D IC技术通过集成不同制程节点的多个芯片实现高性能运算，如英特尔GPU集成47个芯片[21][22] - 半导体行业技术重心从前道光刻转向后道3D IC，封装设计成为首要环节[29][30] - 台积电CoWoS平台用于英伟达GPU，需整合4纳米GPU、12纳米Base Die及1µm布线层等[47][57][58] 行业竞争格局 - 台积电建立完整3D IC平台体系（3D Fabric），包括CoWoS、InFO、SoW等[40][42][43][44] - HBM3e制造工艺复杂，良率仅55-70%，生产周期5-6个月，SK海力士2025年产能已售罄[65][66][67][68] - 日本政府已向Rapidus投入超1.7万亿日元补贴，但其技术路线面临现实性挑战[71] 技术挑战分析 - Rapidus仅具备2纳米工艺，但AI芯片需多制程节点协同，外部供应链难以配合超短TAT[70] - HBM采购周期长且产能受限，直接制约AI芯片封装进度[67][68][69] - 作者认为Rapidus在前道和后道工艺的目标均缺乏现实可行性[8][9][71]

三星电子第二代2纳米工艺SF2P进展 工艺技术突破 - 三星已完成第二代2纳米工艺SF2P的基础设计并启动客户推广活动 [1] - SF2P相比第一代2纳米工艺SF2性能提升12% 功耗降低25% 芯片面积缩小8% [2] - SF2P的PDK（工艺设计工具包）已开发至0.9版本 预计下个月完成1.0正式版 [2] 客户合作与商用进展 - 三星与ADTechnology Arm Rebellions联合开发的AI计算芯粒平台确认采用SF2P工艺 [1][3] - 该平台将Rebellions的AI芯片与基于Arm Neoverse V3架构的CPU芯粒集成 通过SF2P生产 [4] - 三星代工部门正积极鼓励DSP公司向客户推广SF2P工艺 已有潜在客户订单项目启动 [3][4] 量产规划与行业影响 - SF2P计划于2025年量产 目前良率与性能已获内部认可 [2][4] - 行业预计2024年多数2纳米芯片设计客户将优先选择SF2P而非第一代SF2工艺 [3] - 三星系统LSI部门的下一代移动AP项目也将采用SF2P工艺 [1][2]

会议概况 - 会议名称为2025势银光刻产业大会，由势银（TrendBank）主办，深圳市半导体与集成电路产业联盟协办，将于2025年7月9日-10日在合肥新站利港喜来登酒店举办，规模300人[11] - 会议聚焦极紫外光刻（EUV）、电子束光刻、纳米压印等前沿技术，并深入讨论光刻胶、湿电子化学品、掩膜版等材料的国产化现状与技术瓶颈[11] - 设置三大专场：先进光刻技术、光刻胶与湿电子化学品、掩膜版与光刻设备，覆盖全产业链[12] 核心议题 - 中科芯微系统集成工艺中心主任王成迁将发表主题报告《面向AI时代的高性能芯粒异构集成技术：机遇与挑战》，内容涉及晶圆级扇出先进封装工艺平台技术[4][5][8] - 京东方LCD产品开发中心部长汪栋将分享《TFT-LCD光刻胶技术思考》，南开大学罗锋教授探讨低成本纳米压印/电子束/DSA技术方向[8] - 势银分析师应颖将发布《2025年中国大陆光刻胶市场分析》，其他议题包括混合键合、导向自组装图形化技术、光刻胶树脂产业化等[8][9] 行业背景 - 光刻技术是半导体制造的核心环节，但国内高端光刻胶自给率低，湿电子化学品部分依赖进口，掩模版原料和光刻机（如EUV）受制于国外垄断[18] - 全球地缘政治加剧供应链风险，需通过产学研合作提升自主可控能力，大会旨在促进技术创新与资源整合[19] 会议亮点 - 20+产业链嘉宾演讲，包含学术研讨（如复旦大学李自力副研究员报告导向自组装技术）与产业实践（如矽磐微电子探讨先进封装光刻技术难点）[8][12][13] - 采用"会+展"形式，提供上下游供应链对接平台，如宁波天璇新材料展示纳米压印胶光刻胶研发进展[8][13] 参会信息 - 早鸟报名费2600元/人（6月30日前），含会议资料、自助午餐及晚宴；7月1日后费用调整为2800元/人[15] - 参会企业包括中科芯、京东方、永光化学、安捷伦科技等产业链上下游机构[8][9][10]

玻璃中介层技术优势 - 玻璃中介层支持芯粒嵌入基板并实现3D堆叠，这是硅中介层无法实现的功能 [1] - 实验数据显示玻璃中介层相比硅中介层可实现2.6倍面积优化、21倍线长缩短、全芯片功耗降低17.72% [1] - 玻璃中介层在信号完整性提升64.7%、电源完整性改善10倍，但温度会升高15% [1] 芯粒集成技术背景 - 高复杂度系统良率提升的可行方法是将系统划分为"芯粒"，通过2.5D或3D方式集成 [3] - 2.5D集成允许在中介层上集成多个现成芯粒或复用不同技术节点的IP，实现异构集成 [3] - 玻璃是唯一允许将芯粒放置在基板内的材料，为嵌入芯片与顶部倒装芯片提供天然3D堆叠能力 [4] 5.5D堆叠架构创新 - 提出非TSV"5.5D"堆叠架构，芯粒间同时存在垂直和横向连接 [6] - 玻璃中介层支持通过RDL形成短距离芯片间"微过孔"互连，最小线宽/间距达2微米 [7] - 该架构利用玻璃通孔(TGV)实现电源与地连接，金属层数最少仅需3层 [34][39] 设计与仿真验证 - 采用RISC-V OpenPiton架构作为基准，将每个内核划分为逻辑芯粒和内存芯粒 [9][10] - 玻璃中介层芯粒占位面积最小，因35微米微凸点间距优于硅中介层的40微米 [21][22] - 在700MHz目标频率下，玻璃中介层芯粒工作频率达684MHz，功耗141.73mW [27] 性能对比结果 - 玻璃中介层总线长最短，比硅中介层缩短21倍，信号完整性眼宽达1.401ns [41][46] - 玻璃中介层PDN阻抗最低，功率瞬态仿真显示最快稳定时间和最低电压跌落 [48] - 热分析显示玻璃中介层逻辑芯粒温度31.7°C，内存芯粒27.5°C，略高于硅中介层 [52] 行业应用价值 - 玻璃中介层提供将芯粒直接嵌入基板的低成本方案，支持高密度异构集成 [4][6] - 玻璃加工成大尺寸面板的能力在构建多芯粒系统时展现出显著成本优势 [7] - 研究首次通过签核品质设计与精确仿真，量化了5.5D堆叠中玻璃中介层的制造成本优势 [8]

玻璃中介层技术优势 - 玻璃中介层支持芯粒3D堆叠，实现硅中介层无法达到的垂直集成能力，通过实验验证在面积优化(2.6倍)、线长缩短(21倍)、功耗降低(17.72%)、信号完整性提升(64.7%)及电源完整性改善(10倍)方面显著优于硅中介层，但温度会升高15% [1] - 玻璃中介层独有的"5.5D"架构支持芯粒嵌入基板腔体，通过微过孔互连形成短距离垂直连接，结合RDL实现高密度布线，最小线宽/间距达2微米，面板级加工成本更低 [6][7] - 玻璃通孔(TGV)技术替代硅通孔(TSV)，实现更小直径(与硅相当)和更高带宽互连，同时支持电源分配网络(PDN)的平面化设计，阻抗降低10倍 [4][31][44] 芯粒集成方案对比 - 2.5D集成采用硅/有机/玻璃中介层并排封装芯粒，3D集成依赖TSV堆叠，玻璃是唯一支持芯粒嵌入基板实现非TSV堆叠的材料，可降低30%制造成本 [2][4] - 玻璃中介层微凸点间距最小(35微米)，逻辑芯粒面积仅0.67mm²，较硅(0.88mm²)和APX有机材料(1.20mm²)分别缩小24%和44%，内存芯粒面积保持0.67mm²不变 [18][20] - 垂直堆叠布局使玻璃中介层金属层数最少(3层)，总线长缩短21倍，而硅/有机中介层需4-6层金属层并采用横向布线，APX因50微米凸点间距导致绕线增加15% [33][36][38] 系统级性能验证 - 采用RISC-V OpenPiton双核架构验证，玻璃中介层逻辑芯粒工作频率达684MHz，功耗141.73mW，AIB I/O面积占比仅3.4%，性能与硅中介层(689MHz/138.76mW)相当但面积更优 [21][25] - 信号完整性测试显示玻璃中介层眼图最佳(眼宽1.401ns/眼高0.853V)，硅中介层因长线缆和多金属层穿越导致眼宽劣化64.7% [42] - 热分析表明玻璃中介层逻辑芯粒温度31.7°C，内存芯粒27.5°C，虽高于硅中介层(23.3°C)但远低于APX有机材料，嵌入式芯粒热量通过TGV向上传导的设计需优化散热 [46][49] 制造工艺创新 - 玻璃湿法刻蚀/激光钻孔实现可控腔体深度，表面平坦化工艺解决RDL不平整问题，紫外激光微过孔宽深比1:1，半加成法铜布线搭配50nm钛层提升附着力 [6] - 佐治亚理工学院PRC中心已实现2微米线宽/间距的玻璃中介层量产能力，CoWoS硅中介层线宽0.4微米但成本高30%，Shinko有机中介层通过薄膜层改进线宽 [15] - 协同设计流程整合Cadence Innovus(PPA分析)、西门子Xpedition(布线)和Ansys工具(热仿真)，实现签核级仿真精度 [12][14][45]

中国芯片产业技术路径 - 华为提出"叠加与集群"技术路径，通过系统级性能突破实现与全球最先进水平相当的计算结果 [2] - 具体策略包括"数学补物理、非摩尔补摩尔、群计算补单芯片"，以弥补单芯片制程落后美国一代的差距 [2] - 华为昇腾芯片通过自研CCE通信协议构建高效集群，整体算力可媲美部分顶级GPU，支持盘古大模型训练 [2] - 该策略与谷歌TPU集群类似，后者通过Cloud TPU集群训练出5400亿参数的PaLM模型 [2] 算法优化与芯片设计创新 - 华为采用稀疏计算、模型量化和剪枝等技术，使AI训练计算需求降低30%以上 [4] - MindSpore框架通过动态图优化和低精度计算实现软硬件协同优化 [4] - Chiplet技术将大芯片拆解为小芯粒，通过2.5D/3D封装实现高密度集成 [4] - 昇腾芯片采用Chiplet架构，核心计算单元用先进制程，其他模块用成熟制程，系统性能媲美单一先进制程芯片 [4] - 该设计与AMD Zen架构处理器类似，后者通过模块化设计在服务器市场占据重要份额 [4] 基础研究与产业生态 - 华为每年投入1800亿元研发费用，其中600亿元用于不设考核的基础研究 [6] - 在博弈论领域提出的"先知不等式"解决了无限维线性和混合整数规划优化问题 [6] - 通过开源社区合作实现昇腾芯片与PyTorch等主流框架兼容，降低开发者迁移成本 [6] - "天才少年"计划吸引全球顶尖人才，构建人才培养与引进体系 [6] - 中国已有数十上百家芯片公司在中低端领域取得突破，化合物半导体领域机会更大 [6] 应用案例与行业影响 - 天津港使用数百块昇腾芯片组成集群，实时处理海量数据，提升无人码头运营效率 [4] - 华为的技术路径为行业提供了可借鉴的模式，有望推动更多领域实现自主可控 [6]

美国EDA断供事件影响 - 美国商务部工业与安全局要求新思科技、铿腾电子与西门子EDA未经许可不得对华销售产品或提供技术支持 [2] - 三大EDA厂商在中国市场份额合计约80%，新思科技2024财年中国区营收10亿美元占16%，铿腾电子中国区营收5.5亿美元占12% [3] - 新思科技暂停2025财年第三季度及全年财务指引，股价两日累计下跌超9.6% [3] 中国芯片设计企业现状 - 三大EDA巨头产品配套支持服务功能已无法使用，研发进程受阻 [4] - 芯片设计企业需在既有工艺条件下深入算子、架构进行颠覆式创新 [5] - 国内集成电路产业生态成熟度提升，正将压力转化为内生增长动力 [5] 国产EDA厂商动态 - 华大九天表示"自主研发不受美国制约"，概伦电子认为长期是机会但短期影响不明显 [6] - 华大九天2024年营收12.22亿元同比增20.98%，净利润1.09亿元同比降45.46% [7] - 概伦电子2024年营收4.19亿元同比增27.42%，净亏损0.96亿元 [7] 国产EDA技术发展 - 华大九天研发费用占营收71.02%，概伦电子2025Q1研发投入占比80.49% [7] - 华大九天模拟电路设计工具全球领先，射频电路设计工具国内唯一 [7] - 概伦电子认为产品性能提升可改变用户习惯，实现国产替代 [8] 行业并购整合趋势 - 华大九天推进收购芯和半导体以增强射频EDA及先进封装能力 [8][10] - 中国电子集团将通过定增为华大九天提供资金支持 [8] - 行业分析师建议通过并购或策略联盟突破资金与技术壁垒 [8] AI与EDA融合机遇 - AI可提升EDA工具效率，特别是在验证环节加速问题求解 [9] - 国产EDA在"AI+EDA"领域与国际巨头处于同一起跑线 [9] - 有公司提出"EDA 2.0"理念，计划三年投入过亿进行技术攻坚 [9] Chiplet技术发展 - Chiplet技术为EDA带来新机遇，支持先进封装 [10] - 华大九天收购芯和半导体将增强其系统级设计EDA能力 [10] - 华大九天计划3年内实现设计类工具国产化替代，5年内成为全球EDA领导者 [10] 国产EDA竞争优势 - 国内EDA产业价格和定价更灵活，适合中小企业 [11] - 政策支持及国产替代方向确定，未来发展值得期待 [11]

产品发布计划 - 英特尔下一代至强性能核处理器"Diamond Rapids"将于2026年推出 [1][2][3] - 至强能效核处理器"Clearwater Forest"将于2024年下半年出样 2025年上半年正式推出 [5] - "Diamond Rapids"将成为至强7系列的一员 [5] 产品技术细节 - "Diamond Rapids"的高核心数量"-AP"版本将采用新的LGA9324插槽 较低核心数量"-SP"版本可能沿用LGA4710 [5] - 公司计划通过可定制x86芯粒应对Arm架构在数据中心领域的竞争 [6] 市场战略 - 公司对"Granite Rapids"的执行情况表示满意 未来产品将帮助服务器CPU市场份额止跌回升 [6] - 公司强调x86芯粒生态移植难度较低 以此作为竞争优势 [6]

戴氏三兄妹创业历程 - 戴伟民2001年辞去加州大学终身教授职务回国创立芯原股份 目前公司半导体IP授权业务收入全球排名第八 IP种类全球第二 [1] - 戴伟立1995年与丈夫共同创立美满电子 2016年离职后其移动通信部门被翱捷科技收购并成为芯原客户 [5] - 戴伟进2007年创立图芯公司 2015年被芯原收购后回国担任副总裁 补全了芯原GPU IP领域短板 [5] 芯原股份商业模式 - 采用"盖房子"比喻商业模式 提供基础IP框架和芯片设计服务 形成四大收入来源：知识产权授权使用费 特许权使用费 芯片定制设计 芯片量产业务 [7][8][14] - 2024年IP授权业务毛利率高达89.71%-100% 芯片设计业务收入同比增长47.18% 但量产业务收入同比减少20.09% [14] - 业务多元化带来成本压力 2024年综合毛利率39.86%同比下降4.89个百分点 主要因第三方IP和流片成本增加 [17] 行业地位与技术布局 - 全球半导体IP行业差异化竞争明显 Arm专注CPU IP Synopsys和Cadence以EDA+接口型IP为主 芯原则提供IP+设计服务组合 [10] - 在AI领域布局深入 2024年GPU/NPU/VPU三类IP收入占比达七成 AI相关IP授权收入2.56亿元占比40% 芯片设计收入4.95亿元占比68% [19] - 重点发展Chiplet技术 已布局五年 从接口IP 芯片架构 先进封装等维度推进产业化 预计将率先在平板电脑 自动驾驶 数据中心领域落地 [20][21] 财务表现与订单情况 - 2024年三季度营收创历史同期新高同比增长23.6% 四季度增长17% 全年营收与2023年持平 [16] - 在手订单连续五季度超20亿元 2024年一季度达24.56亿元历史新高 下半年新签订单较上半年提升50% 较2023年上半年大增80% [16][17] - 系统厂商/互联网/云服务/车企客户收入占比达40% 金额9.17亿元 定制化计算需求推动设计服务业务增长 [19]

中国经济信息社上海总部发布的《中国半导体IP产业发展洞察报告》显示，2024年全球半导体IP市场规 模达到84.9亿美元，同比增长20.2%，创下历史新高。中国半导体IP市场空间广阔，随着AI、大数据产 业快速发展，国内IP市场有望在未来几年继续保持快速增长。 全球半导体IP产业进入快速发展期 半导体IP是集成电路产业链发展的关键节点，它是将半导体领域当中可复制、可标准化的模块交由专业 公司设计，通过知识产权授权或者版税模式提供给制造、设计、封装各个环节去使用，以降低集成电路 研发成本。 目前，中国从事半导体IP业务的相关企业主要聚集在长三角地区。上海作为半导体与集成电路重要的策 源地，拥有大陆地区近三分之一的半导体IP企业。近年来，国产半导体IP产业已经获得了百亿元以上的 融资，融资规模还在随着人工智能大模型兴起而进一步扩张。 上海市集成电路行业协会秘书长郭奕武认为，"当前全球半导体产业正经历深刻变革，中国作为全球最 大的电子产品制造国和消费市场，背靠广大的终端应用市场和国产化自主可控的迫切需求，半导体IP市 场正迎来前所未有的发展机遇。" 国产自足率不到10% 接口IP将成重要增长动能 新华财经上海5月1 ...