Chiplet技术概述 - Chiplet是一种通过将SoC功能拆分成更小芯片并集成到单个系统级封装(SIP)中来满足计算能力和I/O带宽需求的方法 总硅片尺寸可能超过单个SoC的光罩尺寸[1] - SIP不仅包含传统封装基板 还可能包含允许更高布线密度的中间中介层 从而提升功能性和集成度[1] 系统分区设计 - 设计团队需考虑功能块划分方案 常见高阶细分包括将计算芯片、IO芯片和存储功能划分到不同芯片组中[2] - 需要根据工艺节点选择和芯片组划分 权衡延迟、带宽和功耗等关键参数[2] 工艺节点选择策略 - AI加速器中的计算芯片适合最新工艺节点以优化性能 但缓存实现可能不理想 SRAM在成本较低节点实现更高效[3] - 3D实现是可行方案 例如AMD Ryzen7000X3D处理器采用第二代3D V-Cache 集成3D堆叠计算和SRAM内存 带宽高达2.5TB/s[3] - 模拟功能或IO接口功能对延迟容忍度更高 适合在单独芯片组中通过UCIe接口连接 主芯片组可采用较旧节点以节省成本[3] 芯片间连接标准 - UCIe已成为芯片间die-to-die连接的实际标准 设计人员需根据工作负载确定带宽需求 包括主频带数据和侧信道数据[4] - 配置选择包括数据速率范围(16G到64G) 通道数量 以及有机基板(UCIe标准)或先进封装(UCIe先进)的选用[4] - PHY布局可选择单行排列在芯片边缘或双层堆叠成列 后者滩涂减半但PHY区域深度减小[4] 接口与数据传输 - 大多数UCIe应用使用流式传输接口 需设计从UCIe到接口IP的桥接器 可选方案包括AXI、ARM CXS或PXS等标准[5] - 需考虑数据打包效率 时钟交叉功能 以及选择直接点对点传输或通过中间片上网络(NOC)实现灵活连接[5] 先进封装技术 - 2.5D架构包含中介层或带硅桥的中介层 有机基板成本更低且设计进度更快[6] - 中介层选择包括成熟硅中介层(尺寸受限且成本随尺寸增大) 有机基板RDL中介层(降低成本且尺寸更大) 或带硅桥的RDL中介层[6] - 凸块间距存在差异：基板典型值110-150微米 中介层微凸块间距25-55微米 3D堆叠会使差异更大[7] 测试与验证挑战 - 测试规划需包括晶圆探针访问以提供已知良好芯片(KGD) 使用IEEE 1838协议和多芯片测试服务器访问内部芯片[9] - 系统级仿真、模拟和原型设计对确保功能和性能至关重要 需涵盖芯片、软件和系统组件的协同设计[10][14] 安全设计考量 - 多芯片设计需提供认证功能验证每个芯片组 根据应用需求建立信任根处理敏感数据和密钥传递[10] - 需保护跨接口数据传输 包括PCIe/CXL完整性和数据加密(IDE)、DDR/LPDDR内联内存加密(IME)以及以太网MACsec功能[10] - 可支持ARM机密计算架构(CCA) 并实施安全启动流程防止硬件和固件级别篡改[10]

Lightmatter光子互连产品发布 - 公司推出两款硅光子互连产品Passage M1000光学中介层和L200系列 旨在满足AI部署对芯片间带宽增长的需求[1] - Passage M1000预计2024年夏末出货 支持XPU或多芯片开关 采用光直接传输数据技术 总带宽达14.25TB/s[1][2] - L200和L200X计划2026年推出 分别提供32Tb/s和64Tb/s双向带宽 采用3D封装技术 支持超200Tb/s封装外通信[3] 产品技术特点 - M1000采用中介层设计 位于计算逻辑和基板之间 支持多芯片堆叠 通过256个光纤连接点实现芯片间全表面区域数据传输[2] - 产品采用56Gb/s NRZ调制和波分复用技术 每光纤支持8个波长 实现56GB/s带宽[2] - L200系列采用Alphawave Semi技术 包括UCIe互连标准和光学就绪SerDes 支持多供应商芯片互通[3] 行业竞争格局 - 光子学领域竞争激烈 Nvidia、英特尔、博通和Ayar Labs等公司均在开发相关技术[1] - Lightmatter产品带宽显著高于Ayar Labs的8Tb/s光子芯片[3] - 新兴UCIe互连标准有望成为行业通用语言 类似PCIe或CXL[3]