公司概况与业务布局 - 通富微电是集成电路封装测试服务提供商，为全球客户提供一站式服务，覆盖人工智能、高性能计算、大数据存储、显示驱动、5G网络通讯、信息终端、消费终端、物联网、汽车电子、工业控制等多个领域 [2] - 公司股权结构稳定，大股东为南通华达微电子集团股份有限公司，实际控制人为石明达 [2] - 公司在江苏南通崇川、南通苏通科技产业园、安徽合肥、福建厦门、南通市北高新区建厂布局，并通过收购AMD苏州及AMD槟城各85%股权，在江苏苏州、马来西亚槟城拥有生产基地 [2] - 2024年公司收购京隆科技26%股权，京隆科技在高端集成电路专业测试领域具备差异化竞争优势，公司已于2025年2月13日完成交割 [2] - 公司在南通、合肥、厦门、苏州、马来西亚槟城布局九大生产基地，全球拥有超两万名员工 [3] 财务业绩表现 - 公司2022年、2023年、2024年和2025年上半年分别实现营收214.29亿元、222.69亿元、238.82亿元和130.38亿元 [3] - 公司2022年、2023年、2024年和2025年上半年的归母净利润分别为5.02亿元、1.69亿元、6.78亿元和4.12亿元 [3] - 2024年公司实现营业收入238.82亿元，同比增长7.24%；归属于母公司股东的净利润6.78亿元，同比增长299.90% [6] - 2025年上半年公司实现营业收入130.38亿元，同比增长17.67%；归属于上市公司股东的净利润4.12亿元，同比增长27.72% [6] 行业发展趋势 - 2025年上半年全球半导体市场规模达3460亿美元，同比增长18.9% [4] - WSTS预测2025年全球半导体市场规模将达7280亿美元，较2024年提升15.4%；2026年有望达到8000亿美元，同比增长9.9% [4] - 半导体市场增长受技术革新、智能汽车、工业4.0、消费电子创新发展和国家政策扶持等多因素驱动 [4] - IDC预计2025年全球半导体市场八大趋势：AI驱动高速增长、亚太地区IC设计市场增长15%、台积电主导晶圆代工、先进制程需求强劲、成熟制程产能利用率超75%、2纳米技术关键年、中国封测市场份额扩大、先进封装技术发展 [5] 技术研发实力 - 公司建有国家认定企业技术中心、国家级博士后科研工作站、江苏省企业院士工作站等高层次创新平台 [8] - 公司与中科院微电子所、清华大学、北京大学等知名科研院所和高校建立紧密合作关系 [8] - 截至2025年6月30日，集团累计专利申请量突破1700件，其中发明专利占比近70% [8] - 公司从富士通、卡西欧、AMD获得技术许可，快速切入高端封测领域 [8] - 2025年上半年公司在大尺寸FCBGA开发方面取得重要进展，已进入量产阶段；超大尺寸FCBGA预研完成并进入工程考核阶段 [11] - 公司在光电合封（CPO）领域技术研发取得突破性进展，相关产品已通过初步可靠性测试 [11] - 公司Power DFN-clip source down双面散热产品研发完成，满足大电流、低功耗、高散热及高可靠性要求 [11] - 公司研发建立Cu wafer工艺平台，完成工艺技术升级，解决切割、装片、打线等技术难题，已在Power DFN全系列实现大批量生产 [12] 业务发展重点 - 2025年上半年公司紧抓手机芯片、汽车芯片国产化进程加快机遇，在手机、家电、车载等应用领域提升市场份额 [9] - 公司在WiFi、蓝牙、MiniLed电视显示驱动等消费电子热点领域成为多家重要客户的策略合作伙伴 [9] - 公司夯实与手机终端SOC客户合作基础，份额不断提升；依托工控与车规领域技术优势，加速全球化布局 [9] - 通富超威苏州和通富超威槟城深度整合，聚焦AI及高算力产品、车载智驾芯片的增量需求，积极扩充产能，成功导入多家新客户 [9] 行业展望与战略 - 2025年下半年AI和新能源汽车等新兴领域仍是关键驱动力，存储、通信、汽车、工业等主要领域需求逐步复苏 [10] - 在5G、AIoT、智能汽车等新兴应用普及下，对封装技术提出更高要求，中国封测企业需在高密度集成、低功耗设计、高散热性能等关键技术领域持续突破 [10] - 中国IC封测行业在政策支持、市场需求和技术进步的多重驱动下，有望实现从"跟跑"到"并跑"乃至"领跑"的历史性跨越 [10]

市场整体表现 - 沪指收跌1.25%报3765.88点，失守3800点 [1][3] - 创业板指跌4.25%报2776.25点，深证成指跌2.83% [1][3] - 科创50指数跌超6%，北证50跌0.8% [1][3] - 市场交易额放量至2.58万亿元，2990只个股收跌 [1][3] - 个股分化明显，2297只个股收涨，43只涨停；2990只个股收跌，47只跌停 [3] 板块表现分化 - 商贸零售板块领涨1.63%，新迅达涨12.71%，多只个股涨停 [5][6] - 美容护理板块涨1.19%，洁雅股份涨逾13%，拉芳家化、依依股份涨停 [6][7] - 银行、社会服务、纺织服饰等防御性板块微涨0.3%-0.79% [7] - 通信板块大跌8.48%，电子板块跌5.08%，有色金属、国防军工等跌超3% [7][8] - 算力相关概念集体重挫，CPO概念跌8.77%，Chiplet概念跌10.02% [8][9][10] 细分概念及个股表现 - CPO概念中"易中天"个股大跌：新易盛跌15.58%，天孚通信跌15.42%，中际旭创跌13.39% [8][9] - 寒武纪-U跌14.45%报1202元/股，总市值5029亿元 [9][10] - 光通信模块概念跌10.13%，AI芯片概念跌9.52%，算力概念跌6.47% [11] - 存储芯片跌6.42%，国产芯片跌5.17%，PCB概念跌6.44% [11] 资金流向与杠杆情况 - 市场交投活跃，成交额达2.58万亿元 [1][3] - 两融余额增至2.29万亿元，融资余额连续两日净偿还超200亿元 [3][16] - 资金呈现高低切换特征，从高位科技股流向低位消费及防御板块 [1][12] 专家观点与市场解读 - 回调主因包括算力板块涨幅过大技术性修正、高位缩量引发担忧、利空情绪放大 [12] - 市场存在"慢牛"共识，资金向低位品种切换，调整幅度预计有限 [1][12] - 结构性过热导致调整，与两融余额创新高及高风险偏好资金获利了结相关 [12][15] - 中长期仍看好科创板块，建议关注人工智能、机器人、半导体等高景气赛道 [14][15] 投资策略建议 - 建议预留现金头寸缓冲回撤并逢低布局优质标的 [1][14] - 进攻端关注AI、半导体、机器人、新能源龙头，防御端配置高股息资产 [14][16] - 警惕高估值科技股泡沫风险及杠杆资金撤离引发的连锁反应 [15][16]

市场整体表现 - 沪指收跌1.25%报3765.88点，失守3800点 [1][2] - 创业板指跌4.25%报2776.25点，科创50跌逾6% [1][2] - 市场交易额放量至2.58万亿元，2990只个股收跌 [1][2] - 杠杆资金需注意回调风险，两融余额增至2.29万亿元 [2] 板块表现分化 - 商贸零售板块强势领涨1.63%，新迅达涨12.71%，多只个股涨停 [4][5] - 美容护理板块涨1.19%，洁雅股份涨逾13%，拉芳家化、依依股份涨停 [5][6] - 通信板块大跌8.48%，电子板块跌逾5% [7][8] - 有色金属、国防军工、计算机等板块跌幅超过2% [7] 概念板块大幅回调 - CPO概念跌近9%，"易中天"个股集体大跌：新易盛跌15.58%，天孚通信跌15.42%，中际旭创跌13.39% [8][9] - Chiplet概念跌逾10%，寒武纪-U跌14.45%报1202元/股 [10] - 光通信模块跌10.13%，AI芯片跌9.52%，算力概念跌6.47% [11] - 存储芯片跌6.42%，PCB跌6.44%，国产芯片跌5.17% [11] 资金流向与市场结构 - 资金高低切换明显，从科技股向消费股转移 [1] - 市场个股分化明显，2297只个股收涨，2990只个股收跌 [2] - 以两融、游资、量化为主的资金生态对市场风格产生巨大影响 [15] 专家观点与市场解读 - 市场回调主因：算力板块涨幅巨大存在技术修正需求、高位缩量加剧担忧、利空消息被情绪放大 [12] - 在"慢牛"预期下，资金有调仓换股动力，向低位品种切换 [1][12] - 市场虽有短期休整压力，但"科创牛"的中长期逻辑未动摇 [13] - 建议关注人工智能、人形机器人、智能汽车、芯片半导体等高景气度赛道 [14]

Chiplet技术概述 - Chiplet是一种通过将SoC功能拆分成更小芯片并集成到单个系统级封装(SIP)中来满足计算能力和I/O带宽需求的方法 总硅片尺寸可能超过单个SoC的光罩尺寸[1] - SIP不仅包含传统封装基板 还可能包含允许更高布线密度的中间中介层 从而提升功能性和集成度[1] 系统分区设计 - 设计团队需考虑功能块划分方案 常见高阶细分包括将计算芯片、IO芯片和存储功能划分到不同芯片组中[2] - 需要根据工艺节点选择和芯片组划分 权衡延迟、带宽和功耗等关键参数[2] 工艺节点选择策略 - AI加速器中的计算芯片适合最新工艺节点以优化性能 但缓存实现可能不理想 SRAM在成本较低节点实现更高效[3] - 3D实现是可行方案 例如AMD Ryzen7000X3D处理器采用第二代3D V-Cache 集成3D堆叠计算和SRAM内存 带宽高达2.5TB/s[3] - 模拟功能或IO接口功能对延迟容忍度更高 适合在单独芯片组中通过UCIe接口连接 主芯片组可采用较旧节点以节省成本[3] 芯片间连接标准 - UCIe已成为芯片间die-to-die连接的实际标准 设计人员需根据工作负载确定带宽需求 包括主频带数据和侧信道数据[4] - 配置选择包括数据速率范围(16G到64G) 通道数量 以及有机基板(UCIe标准)或先进封装(UCIe先进)的选用[4] - PHY布局可选择单行排列在芯片边缘或双层堆叠成列 后者滩涂减半但PHY区域深度减小[4] 接口与数据传输 - 大多数UCIe应用使用流式传输接口 需设计从UCIe到接口IP的桥接器 可选方案包括AXI、ARM CXS或PXS等标准[5] - 需考虑数据打包效率 时钟交叉功能 以及选择直接点对点传输或通过中间片上网络(NOC)实现灵活连接[5] 先进封装技术 - 2.5D架构包含中介层或带硅桥的中介层 有机基板成本更低且设计进度更快[6] - 中介层选择包括成熟硅中介层(尺寸受限且成本随尺寸增大) 有机基板RDL中介层(降低成本且尺寸更大) 或带硅桥的RDL中介层[6] - 凸块间距存在差异：基板典型值110-150微米 中介层微凸块间距25-55微米 3D堆叠会使差异更大[7] 测试与验证挑战 - 测试规划需包括晶圆探针访问以提供已知良好芯片(KGD) 使用IEEE 1838协议和多芯片测试服务器访问内部芯片[9] - 系统级仿真、模拟和原型设计对确保功能和性能至关重要 需涵盖芯片、软件和系统组件的协同设计[10][14] 安全设计考量 - 多芯片设计需提供认证功能验证每个芯片组 根据应用需求建立信任根处理敏感数据和密钥传递[10] - 需保护跨接口数据传输 包括PCIe/CXL完整性和数据加密(IDE)、DDR/LPDDR内联内存加密(IME)以及以太网MACsec功能[10] - 可支持ARM机密计算架构(CCA) 并实施安全启动流程防止硬件和固件级别篡改[10]

投资评级 - 维持买入评级 [4] 核心观点 - Q2营收69.46亿元创历史同期单季度新高 同比+19.8% 环比+14% [6] - Q2归母净利3.11亿元创历史同期单季度新高 同比+38.6% 环比+206% [6] - 深度绑定AMD大客户 受益于AI芯片增长红利 [8][13] - 2025年营收目标265亿元 同比增长10.96% 高于行业8.5%的增速预期 [12] 财务表现 - 2024年营收23,882百万元（+7%） 2025E营收26,857百万元（+12%） [4] - 2024年归母净利678百万元（+300%） 2025E归母净利1,048百万元（+55%） [4] - 2025E毛利率14.9% 2026E净利率5.7% [16] - 2025年计划资本支出60亿元 同比增长22.7% [12] 分工厂业绩 - 通富超威苏州厂25H1营收39.35亿元（+9.8%） 净利5.45亿元（+35.9%） [8] - 通富超威槟城厂25H1营收43.69亿元（+21.56%） 净利1.8亿元（-2.17%） [8] - 崇川工厂25H1净利1.3亿元（+173%） [9] - 南通通富25H1亏损2.3亿元（同比扩大） 合肥通富亏损0.41亿元 [9] 技术进展 - 大尺寸FCBGA已进入量产阶段 超大尺寸FCBGA进入工程考核阶段 [11] - 光电合封（CPO）技术取得突破性进展 通过初步可靠性测试 [11] 行业背景 - 2025年全球封测行业规模预计890亿美元 同比增长8.5% [12] - AMD客户端业务Q2营收25亿美元（+67%） 游戏业务营收11亿美元（+73%） [8]

行业趋势 - Chiplet生态从全封闭模式转向以开放标准为纽带的"拼多多模式" [1] - 三维芯片Chiplet先进封装与异构集成成为延续算力增长核心路径 [2] - AI超节点硬件系统需求与Chiplet集成技术融合成为后摩尔时代重要方向 [2] - 国内在终端场景、整机整合与市场需求方面具备显著优势 [3] 技术挑战 - Chiplet集成系统面临高密互连、高速串扰、电-热-力耦合等挑战 [2] - AI超节点硬件系统万卡级互连拓扑优化复杂度远超传统单芯片设计 [2] - 需要从DTCO升级至全链路协同的STCO设计范式 [2] 标准发展 - UCIe3.0发布推动开放标准建立 [3] - OCP、OIF、3DLink、CCITA等国内外Chiplet标准逐渐落地和成熟 [3] 公司战略 - 芯和半导体围绕"STCO集成系统设计"进行战略布局 [3] - 开发SI/PI/电磁/电热/应力等多物理引擎技术 [3] - 提供从芯片到整机系统的全栈集成系统EDA解决方案 [3] - 解决方案已在5G、智能手机、物联网、人工智能和数据中心领域广泛应用 [3] 市场机遇 - AI应用场景从云端训练推理向海量终端应用渗透 [1] - 摩尔定律逼近物理极限使系统攻坚成为大势所趋 [1] - Chiplet产业链存在广阔发展蓝海 [2]

行业趋势与市场前景 - AI服务器、智能汽车等高算力场景发展推动先进封装市场需求持续放量，Chiplet、2.5D/3D等高集成封装技术加速渗透 [1][2] - 2024年全球先进封装市场规模预计达450亿美元（占整体封装市场55%），2030年有望升至800亿美元，2024-2030年复合增长率达9.4% [2] - 2.5D/3D封装占比将从2023年27%增长至2029年40%，营收年复合增速18.05%，显著高于行业平均水平 [2] - 中国先进封装市场2024年规模预计698亿元，2020-2024年复合增速18.7%，但渗透率仅40%（低于全球55%），存在显著提升空间 [3] 技术发展与竞争格局 - 先进封装通过小型化、高密度、低功耗和异构集成能力突破传统工艺的"功耗墙、内存墙、成本墙"三重瓶颈 [1] - 台积电通过CoWoS、InFO、SoIC构建3DFabric平台占据AI算力封装制高点，CoWoS成为AI加速芯片主流方案并绑定NVIDIA等客户 [4] - Intel采用EMIB+Foveros架构强化IDM封装能力，三星通过I-Cube与X-Cube突破混合键合技术瓶颈 [4] - 大陆厂商全面布局：长电科技覆盖WLCSP/Fan-Out/2.5D/3D技术并实现产业化；通富微电携手AMD推动Chiplet与2.5D平台建设；华天科技构建"HMatrix"平台对标CoWoS [4] 国产替代与产业机遇 - 半导体产业链国产替代加速，台积电CoWoS产能紧张导致中长尾订单外溢，为国产平台创造客户导入验证窗口期 [3][4] - 政策与资本协同扶持先进封装平台建设，国内平台型厂商迎来高端工艺突破与份额提升战略起点 [3] - 本土芯片设计产业演进推动封装平台迭代动力释放，甬矽电子、盛合晶微、晶方科技分别在Fan-out/2.5D/3D、硅互联、传感器TSV封装领域实现技术突破 [4] 核心受益标的 - 长电科技具备WLCSP、Fan-Out、2.5D/3D全平台覆盖能力，处于国产领先地位 [1][4] - 通富微电与国际客户合作推动Chiplet及2.5D平台建设，持续提升工艺协同与产品复杂度 [1][4] - 晶方科技聚焦传感器TSV封装路径，在细分赛道实现技术验证与规模化突破 [1][4]

**行业与公司概述** * **行业**：半导体先进封装（Chiplet架构、CoWoS/FOCoS技术）[1][3][9] * **核心公司**：台积电（TSMC）、日月光（ASE）、All Ring、GPTC [3][65][70][72] --- **核心观点与论据** **1. Chiplet架构的崛起与成本优势** * **驱动因素**： - 2nm时代晶圆成本飙升（2nm晶圆ASP达$28,890，较3nm/5nm/7nm分别+29%/+67%/+219%）[11] - Chiplet通过拆分大芯片为小芯片（die）提升良率（900mm²单芯片良率21% vs. 100mm²小芯片良率83%）[22][24] - 非关键功能（如I/O芯片）采用成熟制程（如6nm）进一步降低成本（总成本降低84.7%）[36][38] * **渗透率预测**： - 5nm及以下节点：2025-2027年渗透率21%/30%/37% [1][40] - 2nm节点：2027年渗透率57% [40][41] **2. 先进封装需求爆发** * **技术需求**： - Chiplet依赖CoWoS（台积电主导）和FOCoS（日月光方案）实现高带宽互联 [53][55] - 应用从AI扩展至通用服务器/网络芯片（如AMD Venice CPU、博通Tomahawk 6）[53] * **市场增长**： - CoWoS/FOCoS产能：2025-2027年CAGR 71%（2027年达203.3万片）[55][57] - 市场规模（TAM）：2027年达278亿美元（CAGR 65%）[61] **3. 核心公司受益逻辑** * **台积电（TSMC）**： - CoWoS技术垄断AI GPU/ASIC市场，2025-2027年产能预计75k/120k/170k片/月 [65][66] - 先进封装营收占比2027年达15.3% [66] * **日月光（ASE）**： - FOCoS方案成本仅为CoWoS一半，2025-2027年产能5k/15k/30k片/月 [55][67][69] * **设备商All Ring/GPTC**： - All Ring垄断CoWoS关键设备（如WoS填充机）[70][71] - GPTC占台积电CoWoS湿法设备50%份额，SoIC设备独家供应商 [72][74] --- **其他重要细节** * **风险提示**： - 终端需求疲软、制程迁移延迟、地缘政治影响 [80][85][89][94] * **估值与目标价**： - 台积电目标价NT$1,370（20x 2026E P/E）[78] - 日月光目标价NT$188（18x 2026E P/E）[84] --- **数据摘要** | 指标 | 2025E | 2026E | 2027E | 单位/来源 | |---------------------|------------|------------|------------|------------------| | **Chiplet渗透率（5nm及以下）** | 21% | 30% | 37% | [1][40] | | **CoWoS产能** | 698k | 1,335k | 2,033k | [55][57] | | **台积电CoWoS月产能** | 75k | 120k | 170k | [55][66] | | **先进封装TAM** | 10.2bn | 18.7bn | 27.8bn | [61] | --- **注**：所有数据与观点均基于原文引用，未添加主观解读。

行业趋势与需求 - 云计算、HPC和AI推动企业计算发展，半导体设计与制造成本上升，Chiplet架构需求显著增长[1] - 英特尔、AMD等厂商通过模块化小芯片提升效率、灵活性和定制化能力，但依赖专有互连技术[1] - UCIe联盟成立于2022年，成员包括英特尔、AMD、台积电、Google Cloud等，旨在制定标准化互连规范[1] UCIe 3.0性能提升 - 数据速率提升至48 GT/s和64 GT/s，较UCIe 2.0（32 GT/s）翻倍，满足AI、HPC等领域的高带宽需求[3] - 性能提升适用于UCIe-S（2D标准封装）和UCIe-A（2.5D先进封装），解决封装互连边界限制问题[5] - 英特尔专家指出，需在固定互连边界长度内提供更高带宽，因芯片尺寸不会仅为带宽需求改变[6] 技术细节与兼容性 - UCIe 3.0保持向后兼容，保留边带、时钟跟踪等协议，确保现有系统无缝集成[7] - 3D设计未变化，因现有低频率下带宽已足够（每平方毫米数百TB/s），2D/2.5D封装需更高带宽[7] - 运行时可重新校准、灵活SIP拓扑和连续传输协议支持等改进，扩展了应用场景[10] 应用场景与市场覆盖 - UCIe适用于数据中心、HPC、AI、手持设备、PC、汽车、DSP及无线基础设施等多领域[10] - UCIe-A针对高端小芯片（如AI），UCIe-S满足低带宽需求设备，形成完整计算连续体[10] - 联盟目标不仅限于AI/HPC，还包括其他市场，如汽车和无线系统[10] 技术参数对比 - UCIe-S（2D）数据速率4-64 GT/s，UCIe-A（2.5D）带宽密度达1646 GB/s/mm²，UCIe 3D功率效率目标<0.05 pJ/b[9] - UCIe-S带宽海岸线（GB/s/mm）在48G/64G时达370，UCIe-A达2634，凸点间距（Bump Pitch）从100-130μm（2D）缩至<10μm（3D）[9]

公司战略转型 - Arm计划投资开发自有芯片及组件 标志着从纯IP授权模式向自研芯片制造的重大转变 [2] - 自研芯片将直接与英伟达、亚马逊等现有客户竞争 可能蚕食公司利润 [2][3] - 公司正在研究chiplet技术 将其作为集成硬件和软件的解决方案 [2][3] 财务表现与预期 - 第二财季调整后每股利润预测区间为29-37美分 中值低于分析师平均预期的36美分 [6] - 第二财季营收预测区间为10.1-11.1亿美元 与市场预期的10.6亿美元一致 [6] - 第一季度销售额10.5亿美元 略低于10.6亿美元的预期 调整后每股收益35美分符合预期 [6] 业务发展动态 - 公司通过Arm计算子系统（CSS）平台提供半定制化IP整合服务 结合CSS技术提高利润率 [3] - 为组建芯片制造团队 公司从客户处招募人才并与客户竞争交易 [3] - 自研芯片项目可能首选数据中心市场 预计最快今年夏天推出首款产品并由台积电代工 [6] 法律争议 - 高通在2024年12月诉讼中指控Arm通过CSS服务与客户竞争 [4] - 高通出示内部文件证明Arm考虑直接向客户销售自研芯片 将成为客户主要竞争对手 [5] - Arm首席执行官曾驳斥芯片制造计划 但英国《金融时报》爆料证实自研芯片项目存在 [6]