Chiplet设计的核心观点 - Chiplet设计正从定制化向标准化开放市场过渡，但需先建立完整的生态系统[2] - 细分应用专用Chiplet至关重要，可让客户专注于核心优势领域，其他部分交由专业厂商处理[4] - 行业需要为工程师提供更多工具和能力，帮助他们实现Chiplet集成[4] - 40%业内人士已认同某些接口标准，但热性能数据交换等关键领域仍缺乏统一标准[9] Chiplet的优势 - 可带来三个关键价值：成本效率、定制灵活性和配置可重用性[6] - 使公司能专注于特定领域成为专家，显著提升生产力和产品竞争力[4] - 子系统级解决方案可帮助客户更快将产品推向市场[7] - 物理AI等新兴领域已开始实际应用Chiplet技术[13] 技术挑战 - 热性能数据交换缺乏统一标准，SerDes端口等热点位置信息难以共享[9] - 封装领域存在"狂野西部"现象，各代工厂生态系统封闭且设计规则不统一[9] - HBM作为首个Chiplet并未对所有人开放，存在供应链问题[10] - 2.5D集成带来热、电磁干扰、应力等新问题，需要建立相应模型[8] - 互连结构分析计算成本高，某些情况下需一周时间完成建模[14] 生态系统发展 - 需用"芯片生态系统"替代"芯片市场"概念，涵盖工具、设计基础设施等全方位支持[5] - EDA标准和能力显著进步，多芯片组测试协调能力提升明显[5] - Cadence通过物理AI原型验证了Chiplet生态系统框架[12] - Arm CSA、imec和UCIe等组织正在解决Chiplet不同层面的问题[12] - EDA行业需改进互连级分析，提高性能预测效率[14]

芯粒技术概述 - 半导体行业对芯粒（chiplet）技术讨论热烈，各大公司开始规划基于芯粒的设计，即多芯片系统，但技术成熟度和创新方向仍存在不确定性[2] - 芯粒技术成为高性能计算、AI加速、移动设备和汽车系统等领域的有前景解决方案[2] 芯粒的兴起 - 传统集成电路（IC）、ASIC、ASSP和SoC器件均为单片设计，构建在一块硅片上，但设计成本越来越高，规模化难度大[4] - 解决方案是将设计分解为多个更小的芯粒，安装在共用基座上并封装在一起，形成多芯片系统[4] - 分离I/O和逻辑是芯粒的一种用例，核心数字逻辑采用尖端工艺节点，I/O功能采用更经济的老节点，优化性能和成本[4] 芯粒架构用例 - 光罩极限分区用例：超越当前约850平方毫米光罩极限的设计，如Nvidia的Blackwell B200 GPU采用双芯片组设计，每个芯片面积约800平方毫米，通过每秒10 TB链路实现协同工作[5] - 同质多芯片架构：集成多个相同或功能相似的芯片（如CPU、GPU或NPU），通过中介层连接，突破单片芯片的物理和经济限制[5] - 功能分解架构：将设计分解为异构芯片，每个芯片以最优节点实现特定功能，如RF芯片采用28纳米，ADC/DAC采用16纳米，核心逻辑采用3纳米[5][6] 芯粒的优势 - 芯粒可构建比单个芯片更大的设计，突破物理限制[8] - 更小的芯片提高产量，降低总体制造成本[14] - 可混合搭配一流处理元件（CPU、GPU、NPU等）及封装内存储器，优化系统性能[14] - 同质或异构元件集合实现可扩展性和功能优化[14] - 模块化架构支持平台化设计和设计重用[14] 生态系统挑战 - 芯粒间通信标准（如UCIe、CXL）仍在发展，生态系统采用不均衡，集成不同芯粒的通用标准尚未成熟[10] - D2D通信需实现低延迟和高带宽，系统级集成和验证面临挑战[10] - 理想芯粒生态系统的目标是构建现成芯粒库，实现无缝集成，但预计还需5-10年[11] 当前行业动态 - AMD、英特尔、Nvidia等大型公司已开始构建多芯片系统，掌控开发全流程[13] - 小公司与少数合作伙伴组建微型生态系统，利用UCIe等标准并自定义协议[13] - EDA和IP供应商（如Cadence、Synopsys、Arm等）合作开发标准、工具流程和验证IP[13] - 行业普遍看好芯粒技术，但实际成果有限，真正成熟的生态系统仍需时间[13]

报告行业投资评级 - 行业投资评级为有吸引力（Attractive） [1] 报告的核心观点 - 生成式AI领域投资活跃，微软和OpenAI计划2028年启动Stargate项目，未来四年投资1000亿美元；谷歌DeepMind预计投资超1000亿美元；亚马逊2024年3月宣布与顶级AI初创公司合作；微软2025财年资本支出计划同比增长58%至约878亿美元，2026财年资本支出将转向电子设备，利好半导体需求 [5] - AI服务器对GPU和HBM需求大，英伟达计划未来四年每年升级GPU旗舰模型，预计2025年下半年HBM4资本支出将全面增加，先进封装需求也在上升 [5] 根据相关目录分别进行总结 行业驱动因素和受影响设备 - 列出投资主题与各类设备的关联，如EUVL、GAA等投资主题与步进器、涂胶显影机等设备的关系 [13] H100成本分解 - H100成本中GPU和填充芯片占554美元（2%），HBM封装占478美元（2%），CoWoS占186美元（1%）等，毛利润为23600美元（94%） [15] 小芯片优势 - 小芯片化可减少芯片面积、提高良率，通过优化功能块功耗降低能耗，针对每个功能块优化工艺以提高性能，具有高度集成和高速的特点 [20] WMCM概念结构和制造工艺 - WMCM概念结构包括AP、DRAM、上下层RDL和电容器等；制造工艺包括在载体上形成RDL、放置有源器件芯片、去除载体等步骤 [22][24] 三星电子VCS技术 - VCS技术制造工艺包括堆叠DRAM芯片、模塑、蚀刻或激光钻孔形成通孔、电镀形成铜柱 [34] SK海力士VFO封装 - VFO封装制造工艺包括堆叠DRAM芯片、用铜线形成垂直布线、模塑、研磨、形成RDL、附着凸块和切割等步骤 [37][42] 移动HBM容量模拟 - 模拟了智能手机市场、DDR5芯片容量、尺寸等参数下，不同AI智能手机市场占比和面积惩罚下的相关数据 [44][45] EUV步进器逆风因素 - 英特尔暂停以色列工厂建设和Intel 20A开发，三星电子推迟泰勒工厂投资，台积电因成本高推迟引入High - NA EUV曝光设备 [49] 各类设备市场规模和份额 - 光刻设备市场中ASML占94%，2024年全球市场规模244亿美元；涂胶显影机市场东京电子占93%，2024年全球市场规模37亿美元等 [72][78] 行业覆盖公司评级和股价 - 对Advantest等公司给出评级和2025年6月12日股价，如Advantest评级为O（2024年1月17日），股价为8303日元 [159]

制造封测 - 国内多家产业链公司布局Chiplet与立体先进封装技术，有望缩窄与国际龙头技术代差[2] - 1Q25封测行业稼动率同比逐步恢复、环比季节性下降，封测价格触底，后续压力或减弱[13] - 海外IDM大厂转单有望为国内封测厂带来增量订单，国内2.5D/3D封装平台进入量产阶段[13] 半导体设备 - 预计2025全球WFE为1000亿美金，同比增长4%-5%，国产设备厂商新签订单有望维持增长[3][16] - 1Q25设备板块营收同比增长39%、环比下降26%，归母净利润同比增长37%[16] - 拓荆科技新产品毛利率有望改善，中微公司研发投入占比有下降空间，华海清科持续投入研发[17] 存储 - 存储价格拐点显现，TrendForce预计2Q25 Server与PC DDR4模组价格环比分别增长18 - 23%和13 - 18%，NAND整体价格环比增长3 - 8%[18] - 预计2028年全球企业级存储SSD市场规模将从2024年的234亿美金增长至490亿美金，年复合增速达16%[25] - 国内互联网厂商诉求及原厂颗粒国产化加速，将带动模组、主控芯片、封测等环节国产替代[25] 半导体设计 - 1Q25国补和抢出口拉动SoC需求，2Q25业绩或分化，下半年关注端侧AI趋势[26] - 2025上半年模拟板块收入和盈利能力修复，下游订单反弹，库存水位健康[29] - 国内射频前端芯片厂商产品与海外差距减小，海外品牌客户拓展顺利[33] 功率半导体 - 欧美5家海外传统半导体大厂指引2Q25收入环比增长7%，全球汽车半导体去库存结束，工业需求分化但整体复苏[35] - 中国区功率半导体去库存快，步入温和上行周期，汽车是主要增长动能，1 - 4M25国内乘用车产量同比增长14.5%[38] - 1Q25功率板块企业收入企稳，价格竞争趋缓，毛利率部分企稳回升，新增产线有望25年满产[38]

汽车行业计算需求升级 - 现代汽车正迅速成为"车轮上的数据中心"，需要满足自主性、安全性和持续软件更新的高性能计算需求，且必须在10-15年使用寿命内承受高温、振动等恶劣条件[1] - 汽车将成为用户拥有的最高端计算设备，但运行环境与数据中心或智能手机存在根本差异，需实现全天候不间断运行[1] 欧洲半导体与汽车产业融合优势 - 欧洲凭借丰富的汽车传统和《欧洲芯片法案》等政策支持，在移动出行与微电子融合领域具备独特优势[2] - 欧洲拥有众多汽车制造商、一级供应商及悠久的行业历史，imec通过先进封装、芯片架构和系统集成技术推动转型[2] Chiplet技术在汽车领域的应用 - 传统SoC面临自动驾驶计算需求激增的局限性，Chiplet模块化设计可提供更高良率、成本效益和架构灵活性[3] - imec通过汽车Chiplet计划(ACP)推动技术落地，重点验证10,000个连接在恶劣环境下15年稳定性的关键问题[3] - 德国海尔布隆的芯片设计加速器正在构建基于Chiplet的ECU参考模型，为汽车制造商提供A级样品验证[3] 汽车传感器技术发展 - 当前汽车传感器缺乏统一标准，imec通过SENSAI项目开发CMOS摄像头、短波红外成像和固态硅光子激光雷达等下一代技术[4] - 建立传感器架构数字孪生系统，可虚拟测试配置方案，降低开发成本并加速迭代[4] - 研发重点包括广域虚拟孔径雷达系统和固态调频连续波激光雷达，以提升精度并克服机械弱点[5] 行业协作与标准化 - 需要建立跨汽车制造商、供应商和半导体公司的协作生态系统，避免技术孤岛[5] - imec的STAR计划通过研讨会和技术焦点小组推动接口、协议和互操作性层标准化，为规模经济奠定基础[5]

多芯片组装与模拟电路安全 - 行业正从平面SoC转向多维异构系统级封装（SiP），包括2.5D、3D和3.5D，放宽了面积限制，使模拟电路集成不再受工艺节点和尺寸的严格约束 [1] - 模拟芯片可在任何合理节点开发并装入封装，封装尺寸可调整以容纳更大芯片，有助于提高模拟元件复用率 [1] - SiP的异构性和全局异步特性使模拟电路能更独立运行，更容易插入多芯片组件，额外面积有助于减轻对模拟波的干扰 [1] 模拟电路面临的新型安全威胁 - 多芯片组件使模拟电路面临新型网络攻击风险，攻击可能发生在传输和转换模拟数据的物理层 [2] - Chiplet I/O暴露了子系统间通信漏洞，独立供应商生产的chiplet通过封装通信时，接口需具备点对点安全性 [2] - 未来五年第三方chiplet将推动多芯片组件主流化，假冒chiplet可能导致整体功能风险，需构建针对侧信道攻击的安全性 [3][4] 边缘计算中的模拟数据安全 - 边缘计算由传感器驱动，模拟数据价值增长需保护，智能传感器需具备加密能力，执行"使用时间检查"验证数据真实性 [5] - 动态模拟数据面临与数字数据相同的安全问题，需防范故障注入攻击，传感器性能随时间衰减会影响安全阈值 [5] - 边缘安全传统依赖数字方法，但模拟层面攻击如加热系统、激光激发等风险需通过安全监视器应对 [6][9] 数字与模拟安全技术差异 - 数字设计广泛使用EDA工具，模拟设计仍依赖物理专业知识，混合信号设计以数字为主（大D小A） [8] - DARPA异步技术项目展示模拟安全方法，多态异步加密电路通过电压变化执行不同算法，极难逆向工程 [9] - 多芯片组件需为模拟和数字芯片赋予唯一硬件安全标识符，建立系统级安全管理架构 [9] 安全关键系统中的模拟监控 - 汽车和军用/航空领域需持续监控芯片组性能，模拟电路需保持"眼睛"开启状态，通过老化计数器和温度传感器调整系统参数 [11][13] - 安全芯片采用光传感器检测物理篡改，但需解决"谁监视守望者"问题，即如何保护传感器电路本身 [13] 行业变革驱动因素 - 多芯片组件通过复用已验证设计缩短上市时间降低成本，但对模拟安全的影响仍属未知领域 [14] - 汽车、国防等领域传感器数据价值增长，物理攻击可能扭曲关键数据导致严重后果 [14] - SoC分解为chiplet后交互更复杂，互连更公开，模拟组件如PHY、SerDes的安全历史记录缺乏 [14]

先进封装技术的重要性 - 先进封装从非主流的Plan B转变为主流赛道的Plan A，成为技术帝国的边疆要塞 [1] - 先进封装的发展由三股关键力量推动：算力井喷但制程进展放缓、应用多样化需求、资料搬运成本飙升 [1][2] 推动先进封装发展的三股力量 - **算力需求与制程限制**：芯片需通过切割、堆叠、重组（Chiplet）绕过光罩极限，例如Nvidia Blackwell的诞生 [1] - **应用多样化**：单一芯片无法适配所有应用，AI训练、自驾决策等需要模组化设计，先进封装提供弹性与效率的平衡 [1] - **能耗瓶颈**：AI芯片中资料搬运能耗高于运算，先进封装缩短距离以提升效能 [2] 先进封装行业规模与增长 - 行业规模预计从2023年的392亿美元增至2029年的811亿美元，复合年增长率12.9% [4] - 2024年一季度收入102亿美元（环比下滑8.1%），二季度预计回升4.6%至107亿美元 [4] - 2024年行业资本支出预计增长20%，主要参与者2023年投资99亿美元（较2022年下滑21%） [7] 行业参与者与投资动态 - 台积电、英特尔、三星、日月光等巨头大力投资高端先进封装产能，2024年预计投资约115亿美元 [4] - 先进封装技术为消费电子、高性能计算、汽车电子等多领域提供支持 [4] 行业复苏与未来展望 - 2024年为行业复苏之年，下半年业绩预计更强劲 [7] - 生成式AI与HPC领域推动行业增长，技术发展持续赋能多领域应用 [4]

高性能半导体发展的挑战与解决方案 - 行业在二维微缩方面的选择已所剩无几，多芯片组件和芯片集在超大规模数据中心的应用将持续增加，挑战在于如何让半导体生态系统的其他部分跟上这一步伐 [5] - 标准对于实现高效集成至关重要，行业需要建立芯片经济（chiplet economy）模式，由不同供应商提供芯片并集成到3D-IC系统中 [5] - 性能和集成度是主要驱动因素，但需与成本进行权衡，高数据速率、高带宽或高度集成的组件情况下芯片更有意义 [6] Chiplet与3D-IC转型的难点 - 整合工艺和封装技术是当前瓶颈，测试极其复杂的芯片需要开发新方法 [6] - 组装分散的芯片并确保可靠运行、合理良率和达到目标远不如传统二维设计流程简单 [6] - 步骤数量更多且成本更高，因为需要从不同供应商获取技术，承担巨大风险 [7] 生态系统与标准化的需求 - 需要堆叠标准以确保所有凸块和信号对齐，台积电与3Dblox的标准是一个良好方向 [8] - 必须提供模型供3D-IC级别模拟，包括功率、热效应、翘曲和应力等描述 [8] - IP保护至关重要，需要高效的多物理模型并能保护不同公司的IP [8] 设计与制造协同工程 - 产品设计需将制造和材料科学纳入流程，提前考虑热应力、机械应力及组装方式 [8] - 需要整合所有因素的平台来实现并行工程 [8] - 共通之处可能在于流程本身，打包和部署方案可在不同应用间相互借鉴 [9] 散热与冷却技术的创新 - 微流体、液体冷却、两相冷却和浸入式冷却等技术正在研发中，金刚石材料也被研究 [11] - 新材料如玻璃、陶瓷等可用于保温或散热 [12] - 需从设计角度考虑散热问题，系统设计之初就应分析布局是否有利于散热 [12] 人工智能在生产力提升中的作用 - 芯片集成中存在对生产力有重大影响的复杂性，传统扩展方式与行业需求的差距正在扩大 [7] - 人工智能驱动的解决方案可弥补生产力差距，许多客户面临生产力挑战 [7] 代工厂与封装方案的进展 - 代工厂提出有限数量、经过预先测试的先进封装方案，知道组件可以协同工作 [9] - UCIe和Bunch of Wires等协议标准正在开发中，通用凸块间距或混合键合间距的制定处于早期阶段 [9]

大基金减持通富微电事件分析 - 国家集成电路产业投资基金（大基金）计划减持通富微电不超过3793.99万股（占总股本2.5%），按最新股价估算套现规模或超9.5亿元，持股比例将从8.77%降至6%左右 [2] - 此次减持是大基金自2024年第四季度以来第三次减持，减持原因为"自身经营管理需要" [2] - 大基金对通富微电的投资始于2018年，持股成本约10元/股，当前股价已实现翻倍 [4] 市场反应与投资者观点 - 乐观派认为减持比例低于预期（3%），且大基金保留6%持股，并非清仓式退出，叠加公司近期完成对京隆科技26%股权收购，产业资本正常周期退出不影响与AMD等核心客户的合作稳定性 [3] - 谨慎派担忧大基金连续减持引发板块情绪波动，近期半导体板块已有26家公司发布减持公告，形成"减持潮"效应，且公司一季度净利润仅增2.94%，2024年末存货25.21亿元（同比激增68.88%） [3] - 公司紧急回应称"减持不影响经营，与AMD合作正常"以缓解市场焦虑 [3] 大基金战略调整与行业背景 - 大基金三期（2024年成立，注册资本3440亿元）重点转向设备、材料等"卡脖子"环节，已向子基金注资1640亿元聚焦先进封装、HBM等领域，一期基金进入回收期 [4] - 2025年一季度全球半导体销售额同比增速回落至17.1%，行业进入阶段性调整期，高位减持或为规避后续盈利波动风险 [4] - 封测环节国产化率已超70%，而光刻机、刻蚀机等设备国产化率不足20%，大基金资源倾斜至"短板"领域是政策必然 [5] 公司基本面与技术布局 - 通富微电2023年先进封装产量占中国市场22.25%，深度绑定AMD（订单占比超80%），在Chiplet、HBM封装等前沿领域技术储备扎实 [3] - 2024年研发费用达9.97亿元（同比增长58.53%），占营收22.22%，在HBM封装等下一代技术上保持激进投入 [5] - 公司存货周转效率、新客户拓展（如华为供应链回归）及先进封装技术落地进度将成为决定长期价值的关键 [6] 历史表现与市场预期 - 历史数据显示2024年4月类似减持公告后，股价3个交易日内下跌7.6%，当前28-30元区间的套牢盘或成为短期阻力 [5] - 6月11日减持窗口开启后的资金动向、25元整数关口的支撑力度是情绪面的重要观察点 [6] - 中长期需聚焦技术壁垒与业绩弹性，半导体行业库存去化进入后半程将影响公司表现 [6]

Chiplet技术发展现状与挑战 核心观点 - Chiplet技术被视为半导体行业继软IP后的重大突破，但目前生态系统仍处于初级阶段，需解决标准化、工具链和组织协同等关键问题[1] - 行业面临光罩极限压力，多芯片方案成为被迫选择，但缺乏即插即用市场，早期系统仍按单体大型系统设计[1] - 实现开放chiplet市场的核心在于建立类似HBM（高带宽内存）的严谨标准，需产业链多方协调推进[1][3] 标准化需求 - 当前封装、测试、互连等领域存在碎片化标准，如中介层参数、物理验证方法在不同厂商间差异显著[2][3] - UCIe（通用芯粒互连）等新兴标准尚未成熟，预计行业标准化进程需持续至2030年代[1][3] - 关键待制定标准包括：3D堆叠测试（IEEE 1838/P3405）、ESD防护（IEC 61000）、电源/接地物理接口等[3][5] - 标准制定面临矛盾：行业既渴望统一规范，又不愿承担额外成本，需平衡开放性与商业利益[3] 组织与流程重构 - 企业需打破传统部门壁垒，整合封装、热管理、可靠性等团队以实现3D-IC协同开发[5] - 测试流程需革新：增加晶圆级测试环节，采用牺牲焊盘与微凸块双重检测机制确保良率[5][7] - 行业联盟模式被寄予厚望，需8-10家核心企业共同投入3年以上时间制定应用级标准[5] 工具链与模型挑战 - 现有EDA工具缺乏自动化支持，企业需大量自定义脚本完成3D堆叠验证与物理实现[7][8] - 系统级分析需新型模型（热模型、功耗模型、应力模型），但存在IP保密性与模型精度的矛盾[9] - 台积电3D Blocks语言等尝试正在推进，但完整模型清单尚未明确，跨企业设计移交仍存障碍[9] 技术演进路径 - 短期（3-5年）：垂直整合公司主导异构集成，采用封闭生态系统开发定制化解决方案[7][8] - 中期（5-10年）：UCIe等接口标准普及，工具链与模型信任机制逐步建立[3][9] - 长期（2030+）：形成开放chiplet市场，实现跨供应商芯片的即插即用集成[1][9]