DRAM技术基础与演进 - DRAM作为主存储器依赖1T-1C位单元结构，通过电容器存储电荷、晶体管控制访问，排列成字线和位线阵列实现数据读写[1] - 当前DRAM芯片进入10nm级技术节点，单元阵列半间距范围从19nm缩小至10nm，AI驱动需求正推动研发向10nm后时代迈进[2] - 技术演进需要高纵横比柱状电容器、垂直栅极晶体管架构以及单元设计从6F²向4F²过渡等创新[2] DRAM外围电路架构 - DRAM芯片功能实现需外围晶体管支持，包括常规逻辑晶体管、感测放大器和行解码器三类，分别承担地址译码、电荷差异放大和高压传递功能[3][5] - 外围晶体管传统上与存储器阵列并排制造，但未来可能采用类似3D NAND的晶圆键合方案，将外围电路与存储器阵列分置不同晶圆[5][6] - 外围设备需跟上存储器阵列缩微步伐，在面积缩减和性能提升方面持续演进[5] 外围晶体管技术平台要求 - 三类外围晶体管各有特殊要求：逻辑晶体管需高导通电流/低关断电流；感测放大器需低阈值电压和高一致性；行解码器需厚栅极氧化层承受约3V偏压[7] - 所有外围晶体管必须承受550°C-600°C的DRAM存储器退火温度，且因成本考量需采用比逻辑工艺更简单的解决方案[9] - 行业倾向为不同外围晶体管采用单一技术平台，同时满足低漏电和低功耗要求，特别是移动应用场景[9] 高k/金属栅极技术演进 - 2018年前DRAM外围晶体管采用多晶硅/二氧化硅栅极，为维持成本趋势线技术不如高性能逻辑先进[10] - 自2007年起imec与合作伙伴开发DRAM兼容高k/金属栅极晶体管，目前几乎所有内置DRAM设备均采用该技术[11] - imec提出先栅极和后栅极两种集成方案，先栅极在退火前沉积金属栅极，通过掺杂调整阈值电压；后栅极采用替代金属栅极流程提高热稳定性[12][14] 源极/漏极与接触优化 - 源极/漏极结需维持超浅掺杂梯度，imec通过预非晶化注入和结共注入解决退火过程中的掺杂扩散问题[15] - 针对接触电阻挑战，imec开发热稳定NiPt硅化物模块，通过额外注入和退火步骤稳定硅化物界面[16] - 2024年imec引入铌基接触金属替代传统钛材料，在后栅极FinFET平台实现创纪录低接触电阻和更高导通电流[25] FinFET外围技术突破 - imec开发热稳定FinFET外围平台，相比平面结构具有更优的导通/关断电流比、短沟道控制和驱动电流，高层鳍片可减少阈值电压失配[17] - 2021年imec首次实验演示先栅极FinFET集成流程，使用Vth移位器材料调整功函数，退火后仍保持性能指标，并开发高达80纳米高鳍片工艺[18] - 2022年提出后栅极FinFET工艺流程，2024年展示采用钼基功函数金属的pMOS器件，阈值电压达0.12V，相同硅面积下导通电流比平面结构高三倍[20][22][23] 未来技术发展方向 - 长远可能采用颠覆性方案，如将外围电路与存储器阵列分置不同晶圆键合，降低热稳定性要求[6][27] - 持续创新聚焦材料、模块和集成方案，平衡制造复杂性与性能水平，推动DRAM微缩之路延续[11][27]