文章核心观点 - 华为在IEEE ISCAS 2026研讨会上提出了指导半导体产业发展的新原则“韬(τ)定律”，旨在以“时间(τ)缩微”替代传统的“几何缩微”作为半导体与电子系统演进的新指导原则[1] - 韬(τ)定律的核心目标是通过系统性降低时间常数τ，利用逻辑折叠等技术压缩芯片内部信号传播时延，从而在晶体管几何缩微放缓的背景下，持续提升晶体管密度和系统性能[1] - 该定律被视为解决摩尔定律面临物理极限和经济效益挑战后，满足指数级增长的计算性能需求的有效新路径[3] 半导体行业背景与挑战 - 主导行业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战，晶体管几何缩微放缓和成本红利消退成为发展困境[3] - 随着晶体管微缩技术逼近物理极限，摩尔定律的驱动力明显减弱，行业开始转向新芯片架构、3D封装、Chiplet（芯粒）等技术以继续提升性能[8] - 在此产业变局中，出现了如英伟达CEO黄仁勋提出的“黄氏定律”（AI芯片算力每十年提升1000倍）等新的行业定律[8] 韬(τ)定律的技术体系 - 韬(τ)定律涉及“逻辑折叠”等技术，构建了从器件、电路、芯片到系统层面的多层级技术体系[4] - **器件层面**：通过优化晶体管和互连电阻及寄生电容，最大限度缩微器件级时间常数τ[5] - **电路层面**：通过逻辑折叠技术突破传统平面布局物理边界，缩短关键路径走线长度并降低信号传播的电阻和电容负载，从而实现晶体管密度和电路性能大幅提升[5] - **芯片层面**：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间[5] - **系统层面**：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延[6] - 该技术体系可总结为：在晶体管密度受限情况下，从底层器件到顶层系统优化和缩短信号传输与处理的时间，以优化芯片性能和提升能效[6] 华为的实践与应用成果 - 华为已将韬(τ)定律应用于智能手机和AI计算领域的实践[6] - 基于该定律，华为已设计并量产了381款芯片[6] - 计划于2026年秋季面世的麒麟芯片将率先采用逻辑折叠技术，性能预计将大幅提升[7] - 公司预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平[7] 行业意义与展望 - 韬(τ)定律的提出正值摩尔定律逐步失效的关键转折期[8] - 在摩尔定律退潮、新老定律竞逐的产业变局中，韬定律能否成为后摩尔时代的主流范式仍有待市场和产业链的长期检验[9] - 华为以规模化落地成果主动参与行业规则定义，为全球半导体行业提供了一条值得关注的中国路径[9]