文章核心观点 随着AI大模型、高性能计算及数据中心需求的爆发，高带宽内存（HBM）已成为高端算力芯片不可或缺的核心技术，并引发了新一轮存储产业竞争[1]。然而，HBM在先进封装、散热、功耗及产能等方面面临挑战，这促使行业探索多种替代或补充性技术方案，包括英特尔与软银子公司Saimemory开发的ZAM/HB3DM、NEO Semiconductor的3D X-DRAM、以及SanDisk提出的HBF[1][11][17]。同时，HBM自身也在持续演进，从HBM4到HBM8的路线图规划了性能的显著提升[23][24]。行业竞争的本质是寻求更高带宽、更低功耗、更大容量和更低成本的终极平衡，这已演变为一场关于“后摩尔时代内存形态”的路线之争[30]。 英特尔与软银子公司Saimemory的ZAM/HB3DM技术 - **公司背景与目标**：Saimemory是软银于2024年12月成立的子公司，旨在将下一代内存技术商业化，并与英特尔合作，利用其“先进内存技术（AMT）”和“下一代DRAM键合（NGDB）”计划的技术专长[2]。目标是开发一种替代HBM的技术，为AI加速器提供更高的带宽和容量[1]。 - **技术特点**：其技术名为Z轴内存（ZAM），采用垂直堆叠结构[2]。基于ZAM的第一代HB3DM内存将采用九层结构（底层逻辑层+八层DRAM层），使用混合键合技术进行3D芯片布局，每层包含约13,700个TSV[5]。 - **性能参数**：HB3DM每层容量约1.125 GB，每个10 GB模块的带宽预计约为5.3 TB/s（基于每平方毫米0.25 Tb/s的带宽密度和171平方毫米芯片面积计算）[7]。其带宽显著高于预计的HBM4（约2 TB/s），但当前容量（10 GB）远低于HBM4（最高48 GB）[7][8]。NGDB技术旨在消除高带宽与容量之间的权衡，并显著提高能效[4]。 - **发展计划**：Saimemory计划在2026年6月的VLSI大会上发表关于HB3DM的论文，目标是在2028年初完成原型产品，2029年推出商用产品[5][10]。 NEO Semiconductor的3D X-DRAM技术 - **技术突破**：NEO Semiconductor于4月23日宣布，其3D X-DRAM技术已通过概念验证（POC），证明可利用现有的3D NAND制造基础设施（包括成熟设备、材料和工艺）来生产高密度DRAM[14]。该技术旨在通过垂直堆叠架构突破传统内存扩展限制[14]。 - **性能优势**：POC测试芯片展示了优异的电气性能和可靠性，读/写延迟低于10纳秒，数据保持时间在85°C下大于1秒（比JEDEC标准64毫秒好15倍），耐久性超过10¹⁴次循环[15]。其设计采用了基于铟镓锌氧化物（IGZO）的存储单元，可实现类似3D NAND的堆叠结构[15]。 - **行业意义**：该进展被视为一个重要里程碑，证明了3D DRAM超越传统微缩极限的实际可行性，与行业向垂直扩展存储器发展的路线图相契合[16]。 SanDisk的HBF（高带宽闪存）技术 - **定位与原理**：HBF是SanDisk于2025年2月提出的下一代闪存概念，并非旨在完全取代HBM，而是作为其补充，共同构建更高效的内存层次结构[17]。其核心是通过堆叠NAND闪存芯片来同时提升带宽和容量，并利用NAND的非易失性特性[17]。 - **架构特点**：HBF封装由多个垂直堆叠的3D-NAND芯片通过TSV连接到控制器基芯片[20]。它采用HBM型主机接口，可直接连接到加速器上现有的HBM控制器[20]。在芯片级别，通过双倍数据速率（DDR）同步接口实现高带宽传输[20]。 - **应用与市场前景**：在AI系统中，HBM可用于处理热数据，而HBF适用于存储大规模非易失性数据集，有望显著降低系统扩展成本，尤其在超大规模模型和边缘计算中具有优势[17]。业界预测，包括HBF在内的复杂内存解决方案需求将在2030年前后增长[20]。然而，有消息指出NVIDIA对HBF似乎不感兴趣，而谷歌已锁定采购渠道，样品测试将于今年开始[21]。 HBM技术自身的演进路线图 - **长期规划**：根据韩国KAIST机构发布的路线图，HBM技术将从HBM4（2026年）持续演进至HBM8（2038年），重点关注带宽、容量、I/O接口宽度和散热性能的提升[23]。 - **关键性能指标提升**：预计从2026年至2038年，单栈内存带宽将从2 TB/s提升至64 TB/s，数据传输速率从8 Gbps提升至32 Gbps，I/O宽度从2,048位提升至16,384位[24][25]。单栈容量将从HBM4的36/48 GB增长至HBM8的200/240 GB，同时功耗也从75 W增加至180 W[24][25]。 - **技术与架构演进**：路线图涵盖了堆叠技术（从微凸块到无凸块铜-铜直接键合）、散热方案（从直接芯片冷却到嵌入式冷却）以及架构创新（如定制基片、内存中心架构、与HBF/3D LPDDR的混合架构等）[24]。 下一代DRAM的技术路线分歧 - **三星电子的垂直方案**：三星电子正在研发16层垂直堆叠DRAM（16层VS-DRAM）工艺，并考虑将环栅（GAA）晶体管技术应用于DRAM，同时采用单元上层（POC）技术，将电容器水平放置并逐层堆叠[27]。 - **SK海力士的平面极致方案**：SK海力士的研究方向是“4F² Vertical Gate”DRAM，目标是将单个单元面积较现有的6F²结构减少30%以上，并应用了位线屏蔽（BLS）和核心共享背栅（Shared BG）等技术来应对挑战[28]。该公司还在考虑采用芯片减薄技术，并着眼于未来引入晶圆对晶圆（W2W）的混合键合方法[28]。 - **竞争意义**：在10纳米以下工艺节点，结构创新变得至关重要，两家公司的不同路径竞争将决定谁能掌握下一代DRAM的关键[29]。 GPU与HBM集成发展趋势 - **集成度与性能飙升**：根据下一代GPU-HBM路线图，GPU与HBM的集成将更加紧密，通过更大的中介层（Interposer）实现[26]。预计到2035年，下一代GPU-HBM模块的总带宽可达1,024 TB/s，总HBM容量达5,120/6,144 GB，但总功耗也高达15,360 W[26]。 - **硬件规格演进**：从2026年的Rubin架构到2035年的下一代架构，GPU芯片数量、HBM堆栈数量以及中介层尺寸均显著增加，以支撑指数级增长的算力需求[26]。