文章核心观点 Synopsys与台积电密切合作，为台积电最先进的工艺和先进封装技术提供强大的EDA和IP解决方案，加速AI芯片设计和3D多芯片设计创新，助力半导体行业加快埃米级设计的创新步伐 [2][3] 合作内容 埃米级工艺设计支持 - Synopsys的模拟和数字流程在台积电A16™和N2P工艺上获得认证，可优化结果质量并加速模拟设计迁移，增强的基于模式的引脚访问方法可提供有竞争力的面积结果，Fusion Compiler增强功能可提升性能 [4] - 双方就台积电A14工艺的Synopsys EDA流程展开早期合作，IC Validator™签核物理验证解决方案在A16™和N2P工艺获得认证，其大容量弹性架构可处理N2P静电放电验证 [5][6] 3D集成推动 - Synopsys和台积电使3DIC Compiler支持台积电CoWoS®技术，用于5.5倍光罩尺寸的封装，支持3Dblox并提供单一环境用于分析驱动的可行性探索等，集成多物理分析和签核解决方案 [7] IP解决方案提供 - Synopsys为台积电N2/N2P工艺提供一流的接口和基础IP解决方案，可实现高性能低功耗，其完整的硅验证IP解决方案涵盖多种领先标准，降低集成风险 [8] - Synopsys扩展IP解决方案组合，包括基于标准的UALink和Ultra Ethernet IP，其224G PHY IP展示了广泛的生态系统互操作性 [9] 双方表态 - Synopsys高级副总裁表示双方提供针对最先进工艺技术优化的关键EDA和IP解决方案，推动工程师突破技术界限 [3] - 台积电高级总监称与Synopsys紧密合作对为共同客户提供认证流程和高质量IP至关重要 [3] 额外信息 - Synopsys在圣克拉拉的台积电技术研讨会论坛展位408进行多次演示 [10] - Synopsys为半导体和系统客户提供从电子设计自动化到硅IP等全面的设计解决方案 [11]

LaMPlace团队 投稿 量子位 | 公众号 QbitAI 用AI指导芯片设计，中科大王杰教授团队、华为诺亚实验室、天津大学提出全新芯片宏单元布局优化方法 LaMPlace ！ 以前芯片设计可能是先放好再看效果，现在 LaMPlace 能在"放"的时候就考虑最终性能 ，比如电路运行速度怎么样（WNS、TNS这些指 标），这样能省掉后面很多麻烦，让整个设计流程更快、更高效。 这为推进国产EDA工具的智能化、提速设计流程提供助力，也推动了芯片设计行业的"提前优化"趋势。 该论文已入选ICLR 2025 Oral。 从"可优化"到"该优化"的EDA目标迁移 在现代芯片设计流程中， 宏单元布局（Macro Placement） 是逻辑综合之后首个面向物理设计的关键环节。它决定了大块 IP（如存储器、 接口、硬核模块）在芯片平面上的空间位置，对后续的标准单元布局、时钟树综合（CTS）、布线等环节具有重要影响，从而决定芯片的 时 序性能、功耗与面积（PPA） 表现。其中 Worst Negative Slack（WNS）与 Total Negative Slack（TNS）这类跨阶段物理指标，是衡量 设计是否满足时序收 ...